ダイナミック リコンフィギュレーション ポート (DRP)

ほとんどの場合、デザインで使用する MMCM/PLL は目的の出力が得られるように静的に計算した値を用いて設定します。ウィザードを使用すると、これらの値がすべて計算され、設定済み MMCM/PLL を含むインスタンシエート可能なラッパーを生成できます。または、MMCM/PLL プリミティブをインスタンシエートし、このガイドに示した式を使用してプリミティブが正しく動作する値を計算することもできます。

DRP ポートを使用すると、MMCM/PLL を動的エレメントとしてデザインで使用できます。DRP ポートのセットアップは一般的なマイクロコントローラー ペリフェラルの場合と同じで、これにより MMCM/PLL 内の一連のレジスタへのユーザー アクセスが可能になります。これらのレジスタを介することでユーザーは MMCM/PLL を完全に制御できます。出力クロックを定義するための入力ピンとその値はレジスタ ビットに変換され、これらのプリミティブがデザイン内でアクティブ エレメントとして使用できるようになります。

次の図および表に、DRP ポートの接続とポートの説明を示します。

前世代とは異なり、Versal デバイスの DRP 信号のプロトコルは、APB3 互換のインターフェイスに変更されました。次の表に、DRP 信号と APB3 信号間のマッピングを示します。APB3 PSEL 信号はサポートされていないため、DRP インターフェイスが常に選択され、すべての APB3 バス トランザクションに応答します。したがって、APB3 バス上には MMCM または PLL DRP ポート以外のスレーブ ペリフェラルが存在しないようにする必要があります。

クロッキング ウィザードを使用する場合、DRP ポート (APB3 プロトコルで動作) は AXI4-Lite コントローラーを介して有効にできます。クロッキング プリミティブ (MMCM/XPLL/DPLL) を動的にリコンフィギュレーションするために使用するクロッキング ウィザードの AXI4-Lite インターフェイスについては、 『Clocking Wizard for Versal Adaptive SoC LogiCORE IP 製品ガイド』 (PG321) を参照してください。

APB3 プロトコルで動作する DRP ポートは、標準の AXI 接続で使用して、インターフェイス接続をシンプルにすることを目的としています。目的のアプリケーションで AXI プロトコルを使用できない場合は、AMD サポートへお問い合わせください。

APB3 互換のインターフェイスは、APB3 インターフェイスをベースとしています。詳細は、 AMBA® APB Protocol Specification v2.0 で読み出し/書き込みタイミング波形を用いて説明されています。