制限

Versal アダプティブ SoC クロッキング リソース アーキテクチャ マニュアル (AM003)

Document ID
AM003
Release Date
2023-05-16
Revision
v1.5 日本語

DPLL の使用には、いくつかの制約があります。主な制約としては、DCO 動作範囲、入力周波数、位相シフトがあります。また、ほかのクロック エレメント (ピン、GT、クロック バッファー) への接続にはいくつかの制約があります。デューティ サイクルはプログラムできず、50/50 (公称値) に固定されます。DPLL のカスケード接続は、クロック配線ネットワークを利用した場合のみ可能です。

Versal デバイス、VC1902、VC1802、および VM1802 については、DPLL に関連する次の制約が適用されます。

  • 対象となるデバイスでは、DPLL PD スキュー調整機能と ZHOLD モードがサポートされていません。代わりに MMCM を使用する必要があります。
  • HDIO バンク内の DPLL は、上記のデバイスではサポートされません。

Versal デバイスのリストは、 『Versal アーキテクチャおよび製品データシート: 概要』 (DS950) を参照してください。スイッチング特性の仕様については、 『Versal プライム シリーズ データシート: DC 特性および AC スイッチ特性』 (DS956) および 『Versal AI コア シリーズ データシート: DC 特性および AC スイッチ特性』 (DS957) を参照してください。