概要

これら 3 つのクロック機能は、いずれも Versal デバイスにおける特定タスクおよび汎用タスクへのクロックを生成するように設計されています。MMCM は、さまざまな汎用アプリケーション向けに各種周波数のクロックを生成することを目的としています。それ以外の 2 つは、XPIO など特定ブロックのニーズや特殊要件を満たすように設計されていますが、MMCM の汎用クロッキング機能の一部もサポートしており、副次的な汎用機能も備えています。

次の図で、Versal アーキテクチャのクロック管理エレメントである MMCM と PLL の位置について、さらに詳しく説明します。Versal アーキテクチャにおける各クロック管理コンポーネントの位置については、クロック管理: MMCM、XPLL、および DPLL を参照してください。

従来のどのアーキテクチャとも異なり、Versal デバイスは専用のハードウェア コンポーネントと標準のプログラマブル ロジックを組み合わせたものです。クロック管理機能および構造は全体に規則正しく配置されるのではなく、必要な場所にのみ配置されています。

従来と同様、デバイスの構造はクロック領域 (CR) に分割されていますが、クロック領域は以前よりも柔軟なブロックとなっています。デバイスは、このクロック領域によってコンフィギャラブル ロジック、メモリ、ハード IP、信号/クロック配線などの機能領域に分割されます。クロック領域を利用した分割により、特定のニーズや市場をターゲットにするようデバイスをモデル化することが可能になっています。

XCVC1902 デバイスには、クロック管理機能を備えたクロック領域があります。これらの構成は、ほかの Versal デバイスでは異なります。

HDIO バンクを備えた上部の左右に位置するハーフ CR

• HDIO バンクを備えたデバイスのハーフ CR です。すべてのクロック バッファーおよび水平クロック スパインを含み、CR の上側にあります。
• GTY や GTH などの高速シリアル GT コンポーネントおよびそのプログラマブル ロジックで使用するための DPLL とクロック バッファー (24 個の BUFGT_GT と 41 個の BUFGT_GT_SYNC) があります。
• HDIO および必要なプログラマブル ロジックのクロッキングに使用するための DPLL とクロック バッファー (4 個の BUFGCE) があります。BUFDIV_LEAF バッファーを備えた水平クロック スパインが、デバイス全体を左から右、および右から左へ貫通しています。
  図 1. 上部左右のクロック領域
  
  

ハード IP ブロックを備えた左右クロック領域

• このクロック領域はフル CR またはハーフ CR として使用します。ハーフ CR を実装する場合は、すべてのクロック バッファーと水平クロック スパインを含む上側のクロック領域が使用されます。CPM プロセッサ上部の左側にある、上側のハーフ CR が使用されます。
• これらのクロック領域には、PCIe、DCMAC、ILKN などのハード IP ブロックがあります。
• GTY や GTH などの高速シリアル GT、ハード IP ブロック コンポーネントおよびそのプログラマブル ロジックで使用するための DPLL とクロック バッファー (24 個の BUFGT_GT と 41 個の BUFGT_GT_SYNC) があります。BUFDIV_LEAF バッファーを備えた水平クロック スパインが、デバイス全体を左から右、および右から左へ貫通しています。
  図 2. 中央の左右クロック領域
  
  

中央の埋め込みクロック領域

• 垂直 NoC スパインが通るクロック領域は、上側に 24 個の BUFG_FABRIC クロック バッファーがあります。
• それ以外のクロック領域の上側には、水平クロック スパインのみがあります。
• プロセッサ サブシステムに隣接するクロック領域には、24 個の BUFG-PS クロック バッファーがあります。

下部のクロック領域

• これらのクロック領域には、専用のメモリ コントローラー IP と高速 SelectIO コンポーネントがあります。
• これらのクロック領域には、DPLL、MMCM、デュアル XPLL、24 個の BUFGCE、8 個の BUFGCTRL、および 4 個の BUFGCE_DIV があります。
  図 3. 下部のクロック領域
  
  

上部のクロック領域

Versal デバイス VM1402 および VM1302 には、上記の下部クロック領域と同じユニットが上部にもあります。