このセクションでは、さまざまなコンフィギュレーションで複数の PLL の 2 つの CLKOUT とクロック バッファー間に適用される確実なタイミング要件について説明します。この設定は、スキュー調整の種類に依存するものではありません。
並列 PLL
この構成は、次の図を参照してください。
- これらの PLL は共通する 1 つの入力クロックを使用し、入力分周値 (D) は 1 に設定します。
- これらの PLL には同じ逓倍値 (M) を設定します。
- M/O (O=CLKOUTx出力分周値) の比率は整数にする必要があります。この整数規則に従った PLL のクロックは、これらの PLL のほかのクロックと確実にタイミングを合わせることができます。
- 並列 PLL がデジタル スキュー調整モードのケース (CLKOUTx_PHASE_CTRL = 01 または 11) で、このセクションの要件を満たし、CLKOUT 間のタイミングが確実に確保される場合の詳細は、MMCM および XPLL の安全なタイミング クロック トポロジ を参照してください。
図 1. 並列 PLL
カスケード接続された PLL
このクロッキング トポロジは、次の図を参照してください。
- M/(D*O) は必ず整数となり、M、D、O はカスケード接続された 2 つめの PLL からの値です。
- 単一 PLL の場合と同様に、最初の PLL の M と D のみが CLKIN から CLKOUT までの確実なタイミング要件に影響を与えます。
図 2. カスケード接続された PLL
並列 BUFGCE_DIV
並列 BUFGCE_DIV 間の確実なタイミングを可能にする要件は、次のとおりです。
- すべての BUFGCE_DIV は共通の入力クロックを使用、または既知の位相関係を持つクロックで駆動する必要があります。
- 次に示すいずれかの条件に当てはまる必要があります。
- BUFGCE_DIV 内の分周器が確定的に有効化される。つまり、ブロック間の CE 入力が同じタイミングで駆動、または同じロジックで駆動される。
- BUFGCE_DIV が有効の場合には、すべての BUFGCE_DIV に対する入力クロックが停止する。
- CE_TYPE=HARDSYNC の場合、並列バッファーの出力間、および BUFGCE* の入力クロックと出力クロックに安全なタイミングは確保できません。
PLL と BUFGCE_DIV の組み合わせ
このトポロジについては、次の図を参照してください。Case 1 の場合、PLL と BUFGCE_DIV はいずれも同じ入力クロックで駆動される必要があります。BUFGCE_DIV は PLL の出力クロックを使用して確定的に有効化される必要があります。つまり、BUFGCE_DIV の CE ピンは PLL の CLKOUTx を使用するロジックで駆動される必要があります。Case 2 は標準トポロジと同じであり、標準的な PLL の CLKIN から CLKOUT への制約が適用されます。
図 3. BUFGCE_DIV が PLL の CLKIN へ接続
