セミパラレル FIR フィルターのサンプル レートが中～高で、係数の数が多い場合は、3 つの乗算器とブロック RAM を使用したセミパラレル FIR フィルターのフィルター構造を選択します。次の図に、このフィルターのブロック図を示します。
図 1. 3 つの乗算器とブロック RAM を使用したセミパラレル FIR フィルター
この実装では、係数および入力データの履歴値を格納するために 1 つのメモリ バッファーが必要です。デュアル ポート モードでブロック RAM を使用し、メモリの最初の半分に循環データ バッファーを構築すると、シフト入力データ系列を格納できます。各 DSP に 16 のタップがあり、このデザイン全体のタップ数は 48 です。
このユース ケースに関連するリファレンス デザイン ファイルは、デザイン アーカイブ ファイル am004-versal-dsp-engine.zip の semi_parallel_FIR ディレクトリにあります。