ザイリンクス は、ハードウェア、アルゴリズム、そして従来プロセッサ ベースの DSP それぞれの設計者が抱える固有ニーズに応じる、統合 DSP デザイン フローを提供しています。このフローは、あらゆる主要 DSP デザイン入力をサポートし、デザインの生産性を確保するものです。 Vivado® Design Suite にはデバイスに最適化された DSP IP の充実したライブラリが含まれており、DSP デザインを簡単に構築できます。これにより、プログラマブル ロジック設計に豊富な経験のない設計者であっても高い QoR (結果品質) が得られます。RTL によって実装された DSP アルゴリズムは、 MATLAB® / Simulink® または C/C++ などの DSP 固有シミュレーション環境で検証可能です。合成ツールでは、ほとんどの DSP ファンクションおよび多くの演算ファンクションに対して HDL コードから DSP58 が自動で推論されます。特定の機能に直接アクセスする場合や、より高度なユーザー制御が必要な場合は、DSP58 のプリミティブをインスタンシエートできます。
| 方法 | サポート |
|---|---|
| インスタンシエーション | あり |
| 推論 | 推奨 |
| Vivado Design Suite IP カタログ | あり |
| マクロ | あり |
DSP58 は DSP48E2 の完全なスーパーセットです。 UltraScale™ アーキテクチャからターゲットを変更する場合、DSP48E2 のインスタンシエーションは DSP48E5 内部プリミティブを使用して Versal アーキテクチャへ適宜変換されます。DSP48E5 プリミティブはシミュレーションで使用され、ネットリスト内に表示されます。次を推論するためのコードは、ザイリンクスから提供されています。
- 完全にパイプライン化した 16 x 16 乗算器
- 完全にパイプライン化した 27 x 24 乗算器
- 乗算加算
- 16 ビット加算器
- 16 ビット加算器 (加算器の両方の入力値が同じ)
- ロード可能の乗算器
- 1 個の DSPCPLX ユニットにマップする 18 × 18 複素乗算器
- 3 要素 9 ビット × 8 ビット 2 の補数固定小数点数のドット積