パラレル FIR フィルター

Versal ACAP DSP エンジン アーキテクチャ マニュアル (AM004)

Document ID
AM004
Release Date
2022-09-11
Revision
1.2.1 日本語

次の図に示す基本的なパラレル アーキテクチャは、直接形 Type 1 フィルターと呼ばれます。通常、性能のボトルネックになるのは加算器ツリー構造の最終段で、これによってコスト、ロジック、および消費電力が増加する可能性があります。加算器カスケードの実装では、DSP58 内のカスケード パスを使用することによって、最小限のシリコン リソースで加算後処理を実現できます。

図 1. 直接形 Type 1 FIR フィルター

この構造は、一般的な FIR フィルター式 (次式で定義される積の総和) を実装します。



上の式では、N 個の係数の集合と N 個の各データ サンプルを乗算しています。この結果を合計することで、個々の結果が得られます。係数の値により、フィルター特性が決まります (ローパス フィルターなど)。

パラレル フィルター アーキテクチャに最適なその他のソリューションは、この後のセクションで取り上げます。