対称シストリック FIR フィルター

Versal ACAP DSP エンジン アーキテクチャ マニュアル (AM004)

Document ID
AM004
Release Date
2022-09-11
Revision
1.2.1 日本語

先ほどは MACC FIR フィルターの対称性について見てきましたが、パラレル FIR フィルターでも対称性は非常に強力で、必要な乗算器の数を半分にできるため、数が限られている DSP58 にとっては有利です。次の式はタップ数が偶数の場合に有効であり、データを前置加算してから 1 個の係数と乗算する方法を示しています。

次の図に、対称シストリック FIR フィルターの実装を示します。

図 1. 対称シストリック FIR フィルター
注記: 前置加算器はプログラマブル ロジック (PL) に実装するのではなく、DSP58 内のもの (図のグレー部分) を使用します。入力バッファーの時系列のレジスタ遅延は SRL16 で実装し、すべての DSP58 に均一に分散しています。

コーディング テンプレートは、 Vivado® 統合設計環境 (IDE) バージョン 2020.2 で言語テンプレートとして提供されています。