CLB アーキテクチャ

Versal ACAP コンフィギャラブル ロジック ブロック アーキテクチャ マニュアル (AM005)

Document ID
AM005
Release Date
2023-02-28
Revision
1.2 日本語

CLB は各 Versal® デバイスの中心的なリソースで、プログラマブルな組み合わせロジック、順序ロジック、およびロジック パスを実装します。これらの機能により、高い機能性と配線性を実現しています。

次の図に、CLB の概略ブロック図を示します。CLB には SLL (Super Long Line) 接続を持つものと持たないものの 2 種類があります。各 CLB には、LUTRAM 対応 LUT と SRL 対応 LUT が同じ数だけあります。1 つの SLICEM 内では 1 種類の LUT しか使用できません。

図 1. CLB のブロック図

次の図に、Versal デバイスの SLICEL/SLICEM を示します。IMUX レジスタ、キャリー ルックアヘッド ロジック (新しい高速ルックアヘッド マルチプレクサーを内蔵)、およびフリップフロップ前後の入力/出力マルチプレクサーがあります。フリップフロップの後にあるマルチプレクサーは、Versal デバイスの新機能です。入力マルチプレクサーには、SLL 接続からの入力も含まれます。

図 2. SLICEL/SLICEM のブロック図