UltraRAM の属性

次の表に、UltraRAM の属性を示します。

表 1. UltraRAM の属性
属性	値	デフォルト	タイプ	説明
AUTO_SLEEP_LATENCY	3 ～ 15	8	10 進数	UltraRAM をスリープモードにするレイテンシ要件を設定します。
AVG_CONS_INACTIVE_CYCLES	10 ～ 100000	10	10 進数	スリープモードの連続した非アクティブサイクルの平均値を設定します。スリープモードの場合、いずれのポートでも読み出し/書き込み動作が発生しない、平均サイクル数として定義されます。消費電力レポートツールで使用されます。ユーザーが設定します。
BWE_MODE_A	PARITY_INTERLEAVED、PARITY_INDEPENDENT	PARITY_INTERLEAVED	文字列	ポート A のバイトライトイネーブルモードは、BWE_A 入力ビットが、各データバイトおよびそのパリティビットの書き込みを有効にするか、パリティビット専用に独立したライトイネーブルビット (データバイト用のライトイネーブルビットではない) を持つかを選択します。PARITY_INDEPENDENT モードは、WRITE_WIDTH_A = 72 ビットの場合のみサポートされます。
BWE_MODE_B	PARITY_INTERLEAVED、PARITY_INDEPENDENT	PARITY_INTERLEAVED	文字列	ポート B のバイトライトイネーブルモードは、BWE_B 入力ビットが、各データバイトおよびそのパリティビットの書き込みを有効にするか、パリティビット専用に独立したライトイネーブルビット (データバイト用のライトイネーブルビットではない) を持つかを選択します。PARITY_INDEPENDENT モードは、WRITE_WIDTH_B = 72 ビットの場合のみサポートされます。
CASCADE_ORDER_CTRL_A	NONE、FIRST、MIDDLE、LAST	NONE	文字列	ポート A のカスケードチェーンにおける UltraRAM ブロックの位置を指定します。ADDR、EN および RDB_WR を制御します。
CASCADE_ORDER_CTRL_B	NONE、FIRST、MIDDLE、LAST	NONE	文字列	ポート B のカスケードチェーンにおける UltraRAM ブロックの位置を指定します。ADDR、EN および RDB_WR を制御します。
CASCADE_ORDER_DATA_A	NONE、FIRST、MIDDLE、LAST	NONE	文字列	ポート A のデータカスケードチェーンにおける UltraRAM ブロックの位置を指定します。DIN、BWE、DOUT、RDACCESS、および SBITERR/DBITERR を制御します。CASCADE_ORDER_DATA = FIRST または MIDDLE の場合、DOUT、SBITERR、DBITERR、および RDACCESS 出力は使用しないでください。
CASCADE_ORDER_DATA_B	NONE、FIRST、MIDDLE、LAST	NONE	文字列	ポート B のデータカスケードチェーンにおける UltraRAM ブロックの位置を指定します。DIN、BWE、DOUT、RDACCESS、および SBITERR/DBITERR を制御します。CASCADE_ORDER_DATA = FIRST または MIDDLE の場合、DOUT、SBITERR、DBITERR、および RDACCESS 出力は使用しないでください。
EN_AUTO_SLEEP_MODE	FALSE、TRUE	FALSE	文字列	UltraRAM の省電力モードへの自動的移行を有効にするかどうかを指定します。
EN_ECC_RD_A	FALSE、TRUE	FALSE	文字列	ポート A の ECC デコーダーをデータ読み出しに使用するかどうかを指定します。
EN_ECC_RD_B	FALSE、TRUE	FALSE	文字列	ポート B の ECC デコーダーをデータ読み出しに使用するかどうかを指定します。
EN_ECC_WR_A	FALSE、TRUE	FALSE	文字列	ポート A の ECC エンコーダーをデータ書き込みに使用するかどうかを指定します。
EN_ECC_WR_B	FALSE、TRUE	FALSE	文字列	ポート B の ECC エンコーダーをデータ書き込みに使用するかどうかを指定します。
INIT_000 ～ INIT_3FF	任意の 288 ビット 16 進数	`288'h000`...	16 進数	コンフィギュレーション中にメモリアレイの内容を初期化します。
INIT_FILE	任意の文字列	なし	文字列	メモリ初期化ファイル。
IREG_PRE_A	FALSE、TRUE	FALSE	文字列	ポート A のデータ、アドレス、制御入力パイプラインレジスタを挿入します。
IREG_PRE_B	FALSE、TRUE	FALSE	文字列	ポート B のデータ、アドレス、制御入力パイプラインレジスタを挿入します。
IS_CLK_INVERTED	FALSE、TRUE	FALSE	文字列	CLK を反転します (オプション)。
IS_EN_A_INVERTED	FALSE、TRUE	FALSE	文字列	ポート A の EN を反転します (オプション)。
IS_EN_B_INVERTED	FALSE、TRUE	FALSE	文字列	ポート B の EN を反転します (オプション)。
IS_RDB_WR_A_INVERTED	FALSE、TRUE	FALSE	文字列	ポート A の RDB_WR をします (オプション)。
IS_RDB_WR_B_INVERTED	FALSE、TRUE	FALSE	文字列	ポート B の RDB_WR を反転します (オプション)。
IS_RST_A_INVERTED	FALSE、TRUE	FALSE	文字列	ポート A のリセット入力を反転します (オプション)。
IS_RST_B_INVERTED	FALSE、TRUE	FALSE	文字列	ポート B のリセット入力を反転します (オプション)。
MATRIX_ID	カスタムラベル	NONE	文字列	カスケードチェーンまたはマトリクスに属するすべての UltraRAM ブロックをタグ付けするために消費電力レポートツールが使用するマトリクス ID 名をカスタムラベル (文字列) として指定します。各マトリクスには異なる名前を割り当てます。シングル UltraRAM インスタンスにはラベルは必要ありません。消費電力レポートツールで使用されます。ユーザーまたは合成ツールが設定します。
NUM_URAM_IN_MATRIX	1 ～ 2048	1	10 進数	カスケード/マトリクスサイズ (マトリクス内の UltraRAM の数) を定義します。特定マトリクスのインスタンスに帰属します。シングルインスタンスの場合、1 にセットします。消費電力レポートツールで使用されます。ユーザーまたは合成ツールが設定します。
NUM_UNIQUE_SELF_ADDR_A	1 ～ 2048	1	10 進数	カスケードチェーンまたはマトリクス内の固有の SELF_ADDR_A UltraRAM ブロックの数を指定します。通常は、カスケードチェーンまたはマトリクス内のブロック数に相当します。ブロードキャストの場合、共通の SELF_ADDR_A 設定によりその数は小さくなることがあります。消費電力レポートツールで使用されます。ユーザーまたは合成ツールが設定します。
NUM_UNIQUE_SELF_ADDR_B	1 ～ 2048	1	10 進数	カスケードチェーンまたはマトリクス内の固有の SELF_ADDR_B UltraRAM ブロックの数を指定します。通常は、カスケードチェーンまたはマトリクス内のブロック数に相当します。ブロードキャストの場合、共通の SELF_ADDR_B 設定によりその数は小さくなります。消費電力レポートツールで使用されます。ユーザーまたは合成ツールが設定します。
OREG_A	FALSE、TRUE	FALSE	文字列	ポート A の SRAM アレイ出力パイプラインレジスタを挿入します (オプション)。
OREG_B	FALSE、TRUE	FALSE	文字列	ポート B の SRAM アレイ出力パイプラインレジスタを挿入します (オプション)。
OREG_ECC_A	FALSE、TRUE	FALSE	文字列	ポート A の ECC デコーダー出力パイプラインレジスタを挿入します (オプション)。
OREG_ECC_B	FALSE、TRUE	FALSE	文字列	ポート B の ECC デコーダー出力パイプラインレジスタを挿入します (オプション)。
PR_SAVE_DATA	FALSE、TRUE	FALSE	文字列	PR 後の内容初期化をスキップし、以前のメモリ内容を維持します。
READ_WIDTH_A	9、18、36、72	72	10 進数	パリティビットを含む読み出しポート A のデータ幅を指定します。この属性は、同じカスケードチェーン内のすべての UltraRAM で同じ値を設定する必要があります。
READ_WIDTH_B	9、18、36、72	72	10 進数	パリティビットを含む読み出しポート B のデータ幅を指定します。この属性は、同じカスケードチェーン内のすべての UltraRAM で同じ値を設定する必要があります。
REG_CAS_A	FALSE、TRUE	FALSE	文字列	ポート A のカスケード接続データ入力/データ出力パイプラインレジスタを挿入します。
REG_CAS_B	FALSE、TRUE	FALSE	文字列	ポート B のカスケード接続データ入力/データ出力パイプラインレジスタを挿入します。
RST_MODE_A	SYNC、ASYNC	SYNC	文字列	ポート A のリセットモードを指定します。
RST_MODE_B	SYNC、ASYNC	SYNC	文字列	ポート B のリセットモードを指定します。
SELF_ADDR_A	`11'h000 to 11'h7ff`	`11'h000`	16 進数	ポート A の自己アドレス値です。
SELF_ADDR_B	`11'h000 to 11'h7ff`	`11'h000`	16 進数	ポート B の自己アドレス値です。
SELF_MASK_A	`11'h000 to 11'h7ff`	`11'h7ff`	16 進数	ポート A の自己アドレスマスクです。
SELF_MASK_B	`11'h000 to 11'h7ff`	`11'h7ff`	16 進数	ポート B の自己アドレスマスクです。
USE_EXT_CE_A	FALSE、TRUE	FALSE	文字列	ポート A のすべての出力パイプラインレジスタの CE ピンを内部または外部で制御できるようにします。
USE_EXT_CE_B	FALSE、TRUE	FALSE	文字列	ポート B のすべての出力パイプラインレジスタの CE ピンを内部または外部で制御できるようにします。
WRITE_WIDTH_A	9、18、36、72	72	10 進数	パリティビットを含む書き込みポート A のデータ幅を指定します。この属性は、同じカスケードチェーン内のすべての UltraRAM で同じ値を設定する必要があります。
WRITE_WIDTH_B	9、18、36、72	72	10 進数	パリティビットを含む書き込みポート B のデータ幅を指定します。この属性は、同じカスケードチェーン内のすべての UltraRAM で同じ値を設定する必要があります。

注記: URAM288E5_BASE プリミティブにはいずれのカスケード属性もありません。