クロック – CLKARDCLK、CLKBWRCLK

各ポートは、それぞれのクロック ピンに完全に同期します。すべてのポートの入力ピンにはセットアップ タイムがあり、CLK ピンを基準とします。また、出力データ バスの Clock-to-Out も CLK ピンを基準とします。クロックの極性は設定変更可能で、デフォルトでは立ち上がりエッジとなっています。SDP メモリとして使用する場合、CLKA ポートが RDCLK となり、CLKB ポートが WRCLK となります。