RSTREGARSTREG、RSTREGB、RSTRAMARSTRAM、RSTRAMB、ARST
ラッチ モードでは、RSTRAM ピンによって SRVAL の値がデータ出力ラッチに同期で格納されます。オプションの出力レジスタが有効の場合 (DO_REG = 1)、RSTREG 信号によってデータ出力レジスタに SRVAL の値が同期的に格納されます。RSTREG と REGCE のどちらが優先されるかは、RSTREG_PRIORITY 属性で指定します。データ出力ラッチまたは出力レジスタは、パリティ ビットを含め同期して 0 または 1 にアサートされます。各ポートには、独立した 36 ビットの SRVAL[A|B] 属性があります。この動作によって RAM メモリ セルが変化することはなく、もう 1 つのポートでの書き込みにも影響を与えません。どちらの信号も極性は設定変更可能で、デフォルトではアクティブ High となっています。SDP メモリとして使用する場合、RSTREGA ポートが RSTREG となり、RSTRAMA ポートが RSTRAM となります。
ARST_A と ARST_B はそれぞれポート A とポート B に対する非同期リセットで、ポート A およびポート B の出力をすべて 0 にリセットします。非同期モードを有効にした場合、ARST をアサートするとすべてのパイプライン ステージの出力が非同期で 0 にリセットされます。これは、ブロック RAM が有効かどうかや、SRVAL 値の設定には関係ありません。ラッチ モード、レジスタ モード、および eccpipe モードは、非同期リセットの影響を受けます。非同期リセット モードで同期リセット ピンをトグルしても、出力には影響しません。同じカスケード チェーンに接続されたブロック RAM は、すべて同じ同期入力信号で駆動する必要があります。