プログラマブル ロジックにあるメモリと FIFO は、Vivado IP インテグレーター ブロック デザイン フローでブロック RAM を使用して構築できます。ブロック RAM は、VHDL または Verilog コードの高位合成または合成中に推論するか、VHDL または Verilog コード内で明示的にインスタンシエートして初期化できます。
シングル ポートまたはデュアル ポート メモリは、UltraRAM を使用して構築できます。UltraRAM は、VHDL または Verilog コード内でインスタンシエートされ、ユーザー定義の値に初期化されます。UltraRAM は、VHDL または Verilog コードからの合成中に推論することも可能です。RAM の HDL コーディング手法については、 『Vivado Design Suite ユーザー ガイド: 合成』 (UG901: 英語版、日本語版) を参照してください。