ブロック RAM の属性

Versal ACAP メモリ リソース アーキテクチャ マニュアル (AM007)

Document ID
AM007
Release Date
2020-11-24
Revision
1.1 日本語

次の表に、RAMB18E5 と RAMB36E5 の属性を示します。すべての属性のコード例は、VHDL または Verilog コードでのブロック RAM の初期化 に記載されています。これらの属性の使用については、RAMB18E5 および RAMB36E5 プリミティブの設計上のその他の注意事項 で詳細に説明しています。

表 1. RAMB18E5 および RAMB36E5 の属性
属性 デフォルト タイプ 説明
BWE_MODE_B PARITY_INTERLEAVED、PARITY_INDEPENDENT PARITY_INTERLEAVED 文字列 PARITY_INTERLEAVED の場合、WEBWE[8] を 1 に接続します。
CASCADE_ORDER_A FIRST、MIDDLE、LAST、NONE NONE 文字列 カスケード接続したポート A のブロック RAM の順番を、最下段から最上段の順に指定します。
CASCADE_ORDER_B FIRST、MIDDLE、LAST、NONE NONE 文字列 カスケード接続したポート B のブロック RAM の順番を、最下段から最上段の順に指定します。
CLOCK_DOMAINS INDEPENDENT、COMMON INDEPENDENT 文字列 ポート A と B に別々のクロックを接続するか、共通クロックを接続するかを指定します。
DOA_REG 0、1 1 10 進数 1 を指定すると、ブロック RAM のポート A のオプション出力レジスタが有効になります。TDP および SDP モードの両方で、ポート A のすべての出力に適用されます。
DOB_REG 0、1 1 10 進数 1 を指定すると、ブロック RAM のポート B のオプション出力レジスタが有効になります。TDP および SDP モードの両方で、ポート B のすべての出力に適用されます。
RAMB18E5: INIT_00 ~ INIT_3F

RAMB36E5: INIT_00 ~ INIT_7F

256 ビット 16 進数 すべて 0 16 進数 ブロック RAM のデータ内容を初期化します。
RAMB18E5: INITP_00 ~ INITP_07

RAMB36E5: INITP_00 ~ INITP_0F

256 ビット 16 進数 すべて 0 16 進数 ブロック RAM のパリティ内容を初期化します。
READ_WIDTH_A RAMB18E5: 0、9、18、36 (SDP モード)

RAMB36E5: 0、9、18、36、72 (SDP モード)

RAMB18E5: 0

RAMB36E5: 0

10 進数 パリティ ビットを含む読み出しポート A のデータ幅を指定します。SDP モードでは、パリティ ビットを含む読み出し幅を指定します。
READ_WIDTH_B RAMB18E5: 0、9、18

RAMB36E5: 0、9、18、36

RAMB18E5: 0

RAMB36E5: 0

10 進数 パリティ ビットを含む読み出しポート B のデータ幅を指定します。SDP モードでは使用しません。
RSTREG_PRIORITY_A RSTREG、REGCE RSTREG 文字列 オプションの出力レジスタでリセットとクロック イネーブルのどちらを優先するかを選択します。TDP および SDP モードの両方で、ポート A のすべての出力に適用されます。
RSTREG_PRIORITY_B RSTREG、REGCE RSTREG 文字列 オプションの出力レジスタでリセットとクロック イネーブルのどちらを優先するかを選択します。TDP および SDP モードの両方で、ポート B のすべての出力に適用されます。
RST_MODE_A SYNC、ASYNC SYNC 文字列 RST_A を同期入力とするか非同期入力とするかを選択します。
RST_MODE_B SYNC、ASYNC SYNC 文字列 RST_B を同期入力とするか非同期入力とするかを選択します。
SLEEP_ASYNC FALSE、TRUE FALSE 文字列 SLEEP ピンがクロックに同期か非同期かを指定します。
SRVAL_A RAMB18E5: 18 ビット 16 進数

RAMB36E5: 36 ビット 16 進数

RAMB18E5: 18'h00000000

RAMB36E5: 36'h0000000000000000

16 進数 同期リセット (RSTREG) がアサートされた場合の出力ラッチまたはレジスタの初期値を指定します。TDP および SDP モードの両方で、ポート A のすべての出力に適用されます。
SRVAL_B RAMB18E5: 18 ビット 16 進数

RAMB36E5: 36 ビット 16 進数

RAMB18E5: 18'h00000000

RAMB36E5: 36'h0000000000000000

16 進数 同期リセット (RSTREG) がアサートされた場合の出力ラッチまたはレジスタの初期値を指定します。TDP および SDP モードの両方で、ポート B のすべての出力に適用されます。
WRITE_MODE_A (1) WRITE_FIRST、NO_CHANGE、READ_FIRST NO_CHANGE 文字列 書き込みポート A の出力動作を指定します。書き込みモード を参照してください。
WRITE_MODE_B (1) WRITE_FIRST、NO_CHANGE、READ_FIRST NO_CHANGE 文字列 書き込みポート B の出力動作を指定します。書き込みモード を参照してください。
WRITE_WIDTH_A RAMB18E5: 0、9、18

RAMB36E5: 0、9、18、36

RAMB18E5: 0

RAMB36E5: 0

10 進数 パリティ ビットを含む書き込みポート A のデータ幅を指定します。SDP メモリとして使用する場合は無効です。
WRITE_WIDTH_B RAMB18E5: 0、9、18、36 (SDP モード)

RAMB36E5: 0、9、18、36、72 (SDP モード)

RAMB18E5: 0

RAMB36E5: 0

10 進数 パリティ ビットを含む書き込みポート B のデータ幅を指定します。SDP モードでは、パリティ ビットを含む書き込み幅を指定します。
  1. SDP モードでは、WRITE_MODE_A と WRITE_MODE_B を同じ値にする必要があります。