リセット – RST_A、RST_B

Versal ACAP メモリ リソース アーキテクチャ マニュアル (AM007)

Document ID
AM007
Release Date
2020-11-24
Revision
1.1 日本語

リセット動作には 2 つのモードがあります。同期リセット モードと非同期リセット モードは、RST_MODE_A/B 属性で制御されます。デフォルトの同期リセット モードでは、すべての出力フリップフロップおよびラッチは同期で 0 にリセットされます。非同期リセット モードでは、すべての出力フリップフロップおよびラッチは CLK エッジを待たずに 0 にリセットされます。この動作によって UltraRAM メモリ セルが変化することはなく、もう 1 つのポートでの書き込みにも影響を与えません。どちらの信号も極性は設定変更可能で、デフォルトではアクティブ High となっています。

UltraRAM マトリクスで使用する場合、同期/非同期リセット モードにかかわらず、マトリクスのすべての UltraRAM の入力で同時に RST 入力をアサートおよびディアサートする必要があります。したがって、リセット動作から N サイクル (N はマトリクスの読み出しレイテンシ) 後に新しい読み出しデータが利用可能になります。ただし読み出し動作とリセット動作が重複する場合、N サイクルより前に DOUT がリセット値から新しい読み出し値に変化することがあります。これは、入力パイプラインの IREG_PRE/IREG_CAS がリセットの影響を受けないため、リセット中またはリセット前の読み出しに対応する読み出し出力が出力に伝搬するためです。つまり、この動作はマトリクス内の REG_CAS の位置によっても異なります。REG_CAS の位置が変わると、リセット後の DOUT の動作も変化します。動作の違いの例は、リセット付き読み出し/書き込み波形 (オプションの出力パイプライン レジスタあり/なし) に示したタイミング図を参照してください。

注記: 非同期リセット モードの場合、UltraRAM にはこの入力とディアサート エッジを同期させるビルトイン シンクロナイザーはありません。UltraRAM をカスケード接続する場合は、(通常は階層の上位レベルに実装される) 共通のシンクロナイザーが必要です。ファブリックからのアドレスおよび制御入力信号は、UltraRAM に供給する前に適切に同期する必要があります。同期が不適切な場合、セットアップまたはホールド タイム違反によりメモリ内容が破損することがあります。