オプションの出力レジスタを使用すると、パイプライン処理における CLB フリップフロップへの配線遅延が削減され、デザインのパフォーマンスが向上します。最初のオプションの出力レジスタ (OREG ステージ) は、SRAM 配列の読み出し直後に使用されます。追加のオプションの出力レジスタは、ECC デコード ロジック (OREG_ECC ステージ) およびカスケード ロジック (OREG_CAS レジスタ) の後に使用できます。デフォルトでは、デザインは消費電力の削減のために内部生成された CE を使用してすべてのパイプライン ステージを制御します。ただし、USE_EXT_CE_A/B 属性を設定することにより、外部の CE ポートを使用できます。外部 CE が有効の場合、オプションの出力レジスタには、独立したクロック イネーブル入力ポートが与えられます。出力データ レジスタが CE ポートによって無効にされている場合、これらのレジスタは入力レジスタの動作とは無関係にそれぞれの値を保持します。