- OPPOSITE_EDGE
- 従来と同じ入力 DDR ソリューションです。データは立ち上がりエッジで Q1 に現れ、立ち下がりエッジで Q2 に現れます。
- SAME_EDGE
- データは同じクロック エッジでデバイス ロジックに現れます。
- SAME_EDGE_PIPELINED
- データは同じクロック エッジでデバイス ロジックに現れます。影響が別々におよぶのを回避できますが、クロック レイテンシが増加します。
SAME_EDGE および SAME_EDGE_PIPELINED モードの場合、立ち下がりエッジ データを IOL で立ち上がりエッジ ドメインへ移動できるため、CLB とクロック リソースを節約して性能を向上させることができます。これらのモードは、DDR_CLK_EDGE 属性で指定します。次のセクションでは、各動作モードについて説明します。
従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、XIOL ブロックのシングル入力を使用して実行します。データは、クロックの立ち上がりエッジで出力 Q1、そしてクロックの立ち下がりエッジで出力 Q2 を介してデバイス ロジックに現れます。この構造は、従来の FPGA インプリメンテーションと類似しています。次に、OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示します。
SAME_EDGE モードの場合、データは同じクロック エッジでデバイス ロジックに現れます。次に、SAME_EDGE モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、(0) と (1) ではないことが確認できます。その代わりに、Q1 (0) と Q2 (don’t care) ペアが最初に現れ、次のクロック サイクルで (1) と (2) ペアが現れます。
SAME_EDGE_PIPELINED モードの場合、データは同じクロック エッジでデバイス ロジックに現れます。SAME_EDGE モードと異なり、データ ペアに 1 クロック サイクル分のずれは生じません。ただし、SAME_EDGE モードで生じるずれを調整するには、追加のクロック レイテンシが必要です。次に、SAME_EDGE_PIPELINED モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、同じタイミングでデバイス ロジックに現れます。
