RX データパスは、次のもので構成されます。
- 入力遅延
- 受信したシリアライズ後のデータに最大 512 タップ (0 ～ 511 タップ) の遅延 (最小で 625ps) を与えることができます。XPHY NIBBLESLICE の出力遅延を入力遅延の最後までカスケード接続することにより、入力遅延を最大 1024 タップ (0 ～ 1023 タップ) の遅延 (最小で 1250ps) にまで増やすことができます。カスケード接続の詳細は、属性の CASCADE_<0–5> を参照してください。
- デシリアライザー
- 1:8、1:4、および 1:2 デシリアライズをサポートします。これは RX_DATA_WIDTH 属性で指定します。
- FIFO
- XPHY NIBBLESLICE のレシーバーには 8 段 FIFO があります。FIFO に書き込まれたパラレル データは、プログラマブル ロジックの任意のクロック ドメインに同期してからプログラマブル ロジックへ渡されます。
RX データパス レイテンシはデータ幅 (RX_DATA_WIDTH) と FIFO_MODE_x 属性により異なります。RX データパスのレイテンシは、FIFO モードの制御 を参照してください。
重要: 1 つの NIBBLESLICE が 1 本のピンに配線されているため、クロックかデータかを問わず、差動信号を受信すると 2 つの NIBBLESLICE のピンと RX データパスが占有されます。
重要: RX_GATING = ENABLE でストローブ信号を受信している場合、ビットスリップは不要です。その他の場合、ワード アライメントのためにビットストリームが必要です。