SelectIO リソースのアーキテクチャ

Versal ACAP SelectIO リソース アーキテクチャ マニュアル (AM010)

Document ID
AM010
Release Date
2022-10-21
Revision
1.4 日本語

すべての Versal® デバイスは、コンフィギュレーション可能な SelectIO インターフェイス ドライバーとレシーバーを備え、さまざまな標準インターフェイスに対応します。その充実した機能セットには、出力駆動能力およびスルー レートのプログラマブル制御、オンチップ終端などがあり、基準電圧 (INTERNAL_VREF) を内部生成できます。一部の Versal デバイスには、54 本の SelectIO ピンで構成され、シングルエンドおよび差動 I/O 規格の両方を実装できる XPIO バンクがあります。XPIO バンクは、1.1V ~ 1.5V の高速インターフェイスをサポートします。一部の Versal デバイスには、1.8V ~ 3.3V の電圧レベルに接続可能な HDIO バンクがあります。HDIO バンクには 22 本の SelectIO ピンがあり、シングルエンドおよび差動 I/O 規格の両方を実装できます。すべての SelectIO IOB リソースには入力、出力、およびトライステートのドライバーが含まれます。SelectIO ピンは、さまざまなシングルエンド I/O 規格および差動 I/O 規格に合わせて構成できます。

  • シングルエンド I/O 規格の例としては、LVCMOS、LVTTL、HSTL、SSTL、HSUL、LVSTL、および POD があります。
  • 擬似差動規格の例としては、差動 HSTL、POD、HSUL、LVSTL、および SSTL があります。
  • LVDS は真の差動規格です。