各ピンには、キャリブレーションなしの遅延ブロックとして、入力遅延用の IDELAYE5 と出力遅延用の ODELAYE5 の 2 つがあります。すべてのタップがイネーブルの場合、各ブロックは、データおよびトライゲート パスの両方に対して少なくとも 1.8 ns のキャリブレーションなしの遅延を与えます。IOB の入力部のみを使用する場合、ODELAYE5 を IDELAYE5 へカスケード接続し、すべてのタップがイネーブルの場合は入力パスへ少なくとも 3.6 ns の遅延を与えることができます。1 つの IOLOGIC サイトで IDELAYE5 または ODELAYE5 を使用する場合、IDELAYE5 と ODELAYE5 は同じクロック ソースを共有する必要があります。IDELAYE5 と ODELAYE5 のタップ数はいずれも 32 で、INC および CE ピンを使用して増減することも、CNTVALUEIN ピンおよび LOAD ピンを使用して動的に変更することもできます。IOL 遅延エレメントはキャリブレーションされていないため、正確な遅延値は予測できません。トライステート制御で ODELAY ブロックを使用すると、トライステート パスの遅延は自動的にデータ ラインと同じものになります。
ODELAYE5 と IDELAYE5 の両方について、遅延は動作中にブロックに動的に取り込む必要があります。タップ遅延は IDELAYE5 または ODELAYE5 の属性で事前に設定できません。
注記: LOAD ピンが High に接続され、CLK が 1 つのクロックによって駆動され、CNTVALUEIN ポートがタイ オフによって定義されている場合、タイミング解析にはキャリブレーションなしの IOB 遅延のみが含まれます。
重要: トライステート制御 (IOBUF/OBUFT) を使用する場合、データパスとトライステート制御パスの両方で同じレジスタ構造を使用し、同じ ODELAY 属性を共有する必要があります。たとえば、トライステート パスとデータパス両方の ODELAY 値を同じにするか、そうでない場合は、どちらも ODELAY ブロックをバイパスする必要があります。