Versal デバイスは、入力 DDR レジスタを実装するための専用レジスタが XIOL にあります。この機能は、IDDRE1 プリミティブをインスタンシエートして使用します。IDDRE1 プリミティブは、次の動作モードをサポートします。
- OPPOSITE_EDGE
- 従来と同じ入力 DDR ソリューションです。データは立ち上がりエッジで Q1 に現れ、立ち下がりエッジで Q2 に現れます。
- SAME_EDGE
- データは同じクロック エッジでデバイス ロジックに現れます。
- SAME_EDGE_PIPELINED
- データは同じクロック エッジでデバイス ロジックに現れます。影響が別々におよぶのを回避できますが、クロック レイテンシが増加します。
図 1. IDDRE1 プリミティブ
属性 | 値 | 説明 |
---|---|---|
DDR_CLK_EDGE | OPPOSITE_EDGE、SAME_EDGE、SAME_EDGE_PIPELINED | クロック エッジに対する IDDRE1 の動作モードを設定 |
ポート | I/O | 説明 |
---|---|---|
Q1、Q2 | 出力 | IDDRE1 レジスタの出力 |
C | 入力 | クロック入力ピン |
CB | 入力 | IS_C_INVERTED = 0 かつ IS_CB_INVERTED = 0 の場合、反転クロック入力ピン |
D | 入力 | IOB からのレジスタ入力 |
R | 入力 | 非同期 High リセット |