ポート

次の表に、ポートと各説明を示します。幅が [5:0] のポートの場合、各要素は同じ番号の NIBBLESLICE にマップされます。たとえば、DATAIN[0] は NIBBLESLICE[0] への入力データであり、DATAIN[1] は NIBBLESLICE[1] への入力データです。

一部のポートは、バウンダリロジックインターフェイス (BLI) 経由で接続できます。接続可能なポートの詳細は、境界ロジックインターフェイスを参照してください。

注記: すべての高性能インターフェイスには、Advanced I/O Wizard を使用してアクセスする必要があります ( 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) を参照)。

表 1. XPHY ポート
ポート名	幅	入力/出力	クロックドメイン	説明
BISC_START_IN		入力	–	BISC に必要なシミュレーション専用ポートです。インターフェイスが複数のニブルで構成されている場合、このポートをデイジーチェーンの次のニブルの BISC_START_OUT に接続します。インターフェイスが 1 つのニブルで構成されている場合、またはこのポートがデイジーチェーンの最後のニブルにある場合、このポートを同じニブルの BISC_STOP_OUT に接続します。
BISC_STOP_IN		入力	–	BISC に必要なシミュレーション専用ポートです。インターフェイスが複数のニブルで構成されている場合、このポートをデイジーチェーンの前のニブルの BISC_STOP_OUT に接続します。インターフェイスが 1 つのニブルで構成されている場合、またはこのポートがデイジーチェーンの最初のニブルにある場合、このポートを High に接続します。
CE	[5:0]	入力	CTRL_CLK	INC、LD、および CNTVALUEIN と組み合わせて使用し、NIBBLESLICE ごとに遅延値を変更します。NIBBLESLICE[x] の入力遅延または出力遅延を RIU から更新する場合、CE を 0 に設定する必要があります。 CE、LD、INC、および CNTVALUEIN を設定して目的の遅延値を得る方法は、遅延の制御を参照してください。
CLK_FROM_OTHER_XPHY		入力	–	特定のニブルからのバイト間クロック用の入力。バイト間クロッキングの一部である場合、CLK_FROM_OTHER_XPHY は別のニブルの CLK_TO_LOWER または CLK_TO_UPPER にのみ接続でき、プログラマブルロジックには接続できません。バイト間クロッキングを開始するソースニブルの CLK_FROM_OTHER_XPHY は、1'b1 に設定する必要があります。相互にバイト間クロッキングが可能なニブルの一覧は、クロッキングを参照してください。
CNTVALUEIN	[53:0]	入力	CTRL_CLK	RXTX_SEL で選択した入力遅延または出力遅延に読み込まれる遅延値 (タップ数)。各 NIBBLESLICE は、CNTVALUEIN の 9b に関連付けられています。NIBBLESLICE[0] は CNTVALUEIN[8:0] に、NIBBLESLICE[1] は CNTVALUEIN[17:9] に、NIBBLESLICE[2] は CNTVALUEIN[26:18] に、NIBBLESLICE[3] は CNTVALUEIN[35:27] に、NIBBLESLICE[4] は CNTVALUEIN[44:36] に、NIBBLESLICE[5] は CNTVALUEIN[53:45] に関連付けられています。 CE、LD、INC、および CNTVALUEIN を設定して目的の遅延値を得る方法は、遅延の制御を参照してください。
CTRL_CLK		入力	–	RIU アクセス、遅延ラインの更新、および BISC に使用するクロック。CTRL_CLK は、フリーランニングクロックで駆動する必要があります。同じバンク内では、すべてのニブルの CTRL_CLK 周波数の比を 4:1 以内にする必要があります。
DATAIN	[5:0]	入力	ASYNC	IOB からの RX データ。DATAIN[0] は NIBBLESLICE[0] に入力され、DATAIN[1] は NIBBLESLICE[1] に入力されます。以降、同様です。データを取得して対応する NIBBLESLICE の FIFO に格納した後、対応する Q ポート (たとえば、Q0 は NIBBLESLICE[0] にマップされている) で出力します。このマップの詳細は、FIFO モードの制御を参照してください。
D0	[7:0]	入力	PLL_CLK	NIBBLESLICE[0] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D0 は O0[0] で出力されます。トライステート制御セクションに、D0 をシリアライズする方法をデータ幅別に示しています。
D1	[7:0]	入力	PLL_CLK	NIBBLESLICE[1] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D1 は O0[1] で出力されます。トライステート制御セクションに、D1 をシリアライズする方法をデータ幅別に示しています。
D2	[7:0]	入力	PLL_CLK	NIBBLESLICE[2] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D2 は O0[2] で出力されます。トライステート制御セクションに、D2 をシリアライズする方法をデータ幅別に示しています。
D3	[7:0]	入力	PLL_CLK	NIBBLESLICE[3] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D3 は O0[3] で出力されます。トライステート制御セクションに、D3 をシリアライズする方法をデータ幅別に示しています。
D4	[7:0]	入力	PLL_CLK	NIBBLESLICE[4] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D4 は O0[4] で出力されます。トライステート制御セクションに、D4 をシリアライズする方法をデータ幅別に示しています。
D5	[7:0]	入力	PLL_CLK	NIBBLESLICE[5] に対するプログラマブルロジックからの TX データ。シリアライズされた後、D5 は O0[5] で出力されます。トライステート制御セクションに、D5 をシリアライズする方法をデータ幅別に示しています。
EN_VTC		入力	ASYNC	アサートしてニブルに対して VTC を有効にする。RX_EN_VTC/TX_EN_VTC をアサートすることなくこのポートがアサートされた場合、QTR 遅延のみが VTC を経由します。
FIFO_RDEN		入力	FIFO_RD_CLK	High の場合、FIFO_RD_CLK サイクルごとに FIFO 読み出しポインターをインクリメントして FIFO からデータを読み出す。データが FIFO からプログラマブルロジックに移動する間アサートされた状態になります。
FIFO_RD_CLK		入力	–	FIFO 読み出しクロック。
INC	[5:0]	入力	CTRL_CLK	CE、LD、および CNTVALUEIN と組み合わせて使用し、NIBBLESLICE ごとに遅延値を変更。NIBBLESLICE[x] の入力遅延または出力遅延を RIU から更新する場合、INC はドントケアです。 CE、LD、INC、および CNTVALUEIN を設定して目的の遅延値を得る方法は、遅延の制御を参照してください。
LD	[5:0]	入力	CTRL_CLK	CE、INC、および CNTVALUEIN と組み合わせて使用し、NIBBLESLICE ごとに遅延値を変更。NIBBLESLICE[x] の入力遅延または出力遅延を RIU から更新する場合、LD を 1 に設定する必要があります。 CE、LD、INC、および CNTVALUEIN を設定して目的の遅延値を得る方法は、遅延の制御を参照してください。
NCLK_NIBBLE_IN		入力	–	特定のニブルからのニブル間クロック用の N 側クロック入力。ニブル間クロッキングの一部である場合、NCLK_NIBBLE_IN は別のニブルの NCLK_NIBBLE_OUT にのみ接続でき、プログラマブルロジックには接続できません。クロッキングセクションに、ニブル間クロッキングをサポートするニブルをリストしています。
PCLK_NIBBLE_IN		入力	–	特定のニブルからのニブル間クロック用の P 側クロック入力。ニブル間クロッキングの一部である場合、PCLK_NIBBLE_IN は別のニブルの PCLK_NIBBLE_OUT にのみ接続でき、プログラマブルロジックには接続できません。クロッキングセクションに、ニブル間クロッキングをサポートするニブルをリストしています。
PHY_RDCS0	[3:0]	入力	PLL_CLK	このポートは、メモリ関連の用途にのみ使用します。
PHY_RDCS1	[3:0]	入力	PLL_CLK	このポートは、メモリ関連の用途にのみ使用します。
PHY_RDEN	[3:0]	入力	説明を参照	PHY_RDEN は、CONTINUOUS_DQS、RX_GATING、および RX_DATA_WIDTH の設定に応じて、NIBBLESLICE[0] に入力されるストローブ、またはニブル間クロッキングから入力されるストローブをゲーティングします。PHY_RDEN をアサートする前に、必ずストローブが安定し、BISC が完了していることを確認する必要があります。BISC が完了したと見なされる条件は、ビルトイン自動キャリブレーションの制御を参照してください。PHY_RDEN 制御の概要は、次のセクションで説明します。リセットシーケンス中、および RIU インターフェイスから BS_RESET を発行する場合は PHY_RDEN をディアサートする必要があります。 RX_DATA_WIDTH = Don’t care、RX_GATING = ENABLE、および CONTINUOUS_DQS = TRUE の場合、PHY_RDEN の 4 ビットは OR 回路を介し、その出力によってゲートは制御されます。OR 回路を介した出力が `1` の場合、キャプチャクロックは受信されます。`0` の場合は、キャプチャクロックは拒否されます。この属性の組み合わせで、PHY_RDEN はキャプチャクロックに同期されます。CONTINUOUS_DQS = TRUE の場合は、データロスを防ぐために、キャプチャクロックが 2 サイクル経過してからデータを受信する必要があります。 RX_DATA_WIDTH = 4 または 8、RX_GATING = ENABLE、および CONTINUOUS_DQS = FALSE の場合、PHY_RDEN の次のビットを `1` に設定するとストローブが受信され、`0` にするとストローブは拒否されます。この属性の組み合わせで、PHY_RDEN は PLL_CLK に同期されます。PHY_WREN の各ビットは、2UI 分のデータを制御します。 RX_DATA_WIDTH = 8 の場合: [3:0] RX_DATA_WIDTH = 4 の場合: [2][0] RX_DATA_WIDTH = 2 の場合: サポートされない RX_GATING = DISABLE の場合、RX_DATA_WIDTH、CONTINUOUS_DQS、または PHY_RDEN の値に関係なくゲートは常にオープンです。 SERIAL_MODE = TRUE の場合、4 ビットをすべて High に接続します。インターフェイスが TX のみの場合、PHY_RDEN を 0 に接続します。詳細は、双方向データパスを参照してください。
PHY_WRCS0	[3:0]	入力	PLL_CLK	このポートは、メモリ関連の用途にのみ使用します。
PHY_WRCS1	[3:0]	入力	PLL_CLK	このポートは、メモリ関連の用途にのみ使用します。
PHY_WREN	[3:0]	入力	PLL_CLK	TBYTE_CTL_x が PHY_WREN に設定されている場合、PHY_WREN 入力は XPHY で反転およびシリアライズされてから、NIBBLESLICE[x] のトライステート制御信号として使用されます。反転およびシリアライズされた PHY_WREN は、TX データと同期して T_OUT に出力されます。各ビットが NIBBLESLICE にマップされている T とは異なり、PHY_WREN はニブル内の各 NIBBLESLICE に適用されます。PHY_WREN の各ビットは、2UI 分のデータに対するトライステートイネーブルを制御します。TX_DATA_WIDTH = 2 の場合、PHY_WREN はサポートされません。詳細は、トライステート制御を参照してください。リセットシーケンス中、および RIU インターフェイスから BS_RESET を発行する場合は PHY_WREN をディアサートする必要があります。 TX_GATING = ENABLE の場合、PHY_WREN は NIBBLESLICE[0]、NIBBLESLICE[2]、NIBBLESLICE[3]、NIBBLESLICE[4]、および NIBBLESLICE[5] の TX データパスをゲート管理します。NIBBLESLICE[1] はゲート管理できません。PHY_WREN の次のビットを `0` に設定して送信データをゲート管理する、または `1` にしてゲート管理しないようにします (ゲーティングに使用される場合、PHY_WREN はシリアライズされるが、反転されない)。 TX_DATA_WIDTH = 8 の場合: [3:0] TX_DATA_WIDTH = 4 の場合: [2][0] TX_DATA_WIDTH = 2 の場合: サポートされない詳細は、双方向データパスを参照してください。
PLL_CLK		入力	–	XPHY インターフェイスにクロックを供給する (インターフェイス内のクロックはここから生成される)。ニブルに配線可能な XPLL の CLKOUTPHY に接続する必要があります。 PLL_CLK が 500MHz 未満の場合、DELAY_VALUE_<0-5> と VTC はサポートされません。 REFCLK_FREQUENCY 属性を PLL_CLK 周波数と同じ値に設定してください。
RIU_ADDR	[7:0]	入力	CTRL_CLK	RIU にアクセスするためのアドレスバス。
RIU_NIBBLE_SEL		入力	CTRL_CLK	アサートして RIU で読み出し/書き込みを実行する。
RIU_WR_DATA	[15:0]	入力	CTRL_CLK	RIU のデータを書き込む。
RIU_WR_EN		入力	CTRL_CLK	High にアサートして RIU への書き込みを有効にする。RIU への書き込みには、RIU_RD_VALID = High の必要もあります。詳細は、レジスタインターフェイスユニットを参照してください。
RST		入力	ASYNC	すべての RX データパス、TX データパス、および遅延を含む XPHY ニブル全体をリセットする。RST がアサートされると、すべての TX IOB とトライステート制御信号が TX_INIT_＃と TX_INIT_TRI の値にそれぞれ設定されます。
RXTX_SEL	[5:0]	入力	CTRL_CLK	`0` の場合、RXTX_SEL は CE、INC、LD、および CNTVALUEIN を入力遅延に適用します。同様に、入力遅延値は CNTVALUEOUT で報告されます。 `1` の場合、RXTX_SEL は CE、INC、LD、および CNTVALUEIN を出力遅延に適用します。同様に、出力遅延値は CNTVALUEOUT で報告されます。
RX_EN_VTC	[5:0]	入力	ASYNC	アサートし、入力遅延に対して実行される BISC の調整ステップおよび遅延キャリブレーションステップを有効にする。EN_VTC もアサートすると、入力遅延に対して VTC が実行されます。 NIBBLESLICE[x] の入力遅延または出力遅延を PL から更新する場合、RX_EN_VTC[x] と TX_EN_VTC[x] の両方を 0 に設定する必要があります。ただし、NIBBLESLICE[x] の入力遅延または出力遅延を RIU から更新する場合は、RX_EN_VTC[x] と TX_EN_VTC[x] の両方を 1 に設定する必要があります。
RX_RST	[5:0]	入力	ASYNC	アサートして NIBBLESLICE ごとに RX データパスをリセットする。入力遅延はリセットされません。
T	[5:0]	入力	ASYNC	TBYTE_CTL_x = T の場合、T[x] はトライステート制御信号として使用されます。T は組み合わせ配線であり、TX データに同期しません。
TX_EN_VTC	[5:0]	入力	ASYNC	アサートし、出力遅延に対して実行される BISC の遅延キャリブレーションステップを有効にする。EN_VTC もアサートすると、出力遅延に対して VTC が実行されます。 NIBBLESLICE[x] の入力遅延または出力遅延を PL から更新する場合、RX_EN_VTC[x] と TX_EN_VTC[x] の両方を 0 に設定する必要があります。ただし、NIBBLESLICE[x] の入力遅延または出力遅延を RIU から更新する場合は、RX_EN_VTC[x] と TX_EN_VTC[x] の両方を 1 に設定する必要があります。
TX_RST	[5:0]	入力	ASYNC	アサートして NIBBLESLICE ごとに TX データパスをリセットする。出力遅延はリセットされません。TX_RST[x] がアサートされると、NIBBLESLICE[x] の TX IOB とトライステート制御信号がそれぞれ TX_INIT_x と TX_INIT_TRI の値に設定されます。
BISC_START_OUT		出力	–	BISC に必要なシミュレーション専用ポートです。インターフェイスが複数のニブルで構成されている場合、このポートをデイジーチェーンの前のニブルの BISC_START_IN に接続します。インターフェイスが 1 つのニブルで構成されている場合、またはこのポートがデイジーチェーンの最初のニブルにある場合、このポートはどこにも接続する必要がありません。
BISC_STOP_OUT		出力	–	BISC に必要なシミュレーション専用ポートです。インターフェイスが複数のニブルで構成されている場合、このポートをデイジーチェーンの次のニブルの BISC_STOP_IN に接続します。インターフェイスが 1 つのニブルで構成されている場合、またはこのポートがデイジーチェーンの最後のニブルにある場合、このポートを同じニブルの BISC_START_IN に接続します。
CLK_TO_LOWER		出力	–	数字の小さいニブルへのバイト間クロック出力。この命名規則の例外として、XPHY ニブル 6 から XPHY ニブル 8 へのバイト間クロッキングには CLK_TO_LOWER を使用します。バイト間クロッキングの一部である場合、CLK_TO_LOWER は別のニブルの CLK_FROM_OTHER_XPHY にのみ接続でき、プログラマブルロジックには接続できません。相互にバイト間クロッキングが可能なニブルの一覧は、クロッキングを参照してください。
CLK_TO_UPPER		出力	–	数字の大きいニブルへのバイト間クロック出力。この命名規則の例外として、XPHY ニブル 6 から XPHY ニブル 8 へのバイト間クロッキングには CLK_TO_LOWER を使用します。バイト間クロッキングの一部である場合、CLK_TO_UPPER は別のニブルの CLK_FROM_OTHER_XPHY にのみ接続でき、プログラマブルロジックには接続できません。相互にバイト間クロッキングが可能なニブルの一覧は、クロッキングを参照してください。
CNTVALUEOUT	[53:0]	出力	CTRL_CLK	RXTX_SEL で選択した入力遅延または出力遅延の遅延値 (タップ数)。各 NIBBLESLICE は、CNTVALUEOUT の 9b に関連付けられています。NIBBLESLICE[0] は CNTVALUEOUT[8:0] に、NIBBLESLICE[1] は CNTVALUEOUT[17:9] に、NIBBLESLICE[2] は CNTVALUEOUT[26:18] に、NIBBLESLICE[3] は CNTVALUEOUT[35:27] に、NIBBLESLICE[4] は CNTVALUEOUT[44:36] に、NIBBLESLICE[5] は CNTVALUEOUT[53:45] に関連付けられています。
DLY_RDY		出力	ASYNC	遅延ライン (入力、出力、QTR、および CRSE) が変更可能になったことを示します。BISC を使用している場合は、調整ステップと遅延キャリブレーションステップが完了していることも示します。インターフェイスが複数のニブルで構成されている場合、DLY_RDY のアサート時間はニブルごとに異なります。シミュレーションでは、DLY_RDY がアサートされるタイミングは 1 つのインターフェイス内ではすべてのニブルで同じですが、XPHY のコンフィギュレーションと接続が異なると変化します。
DYN_DCI	[5:0]	出力	ASYNC	DYN_DCI は NIBBLESLICE[x] のレシーバー終端のオン/オフを制御します。DYN_DCI は、DCITERMDISABLE ポートを持つバッファーとのみ使用できます。詳細は、IBUF_DISABLE および DYN_DCI の制御を参照してください。
FIFO_EMPTY		出力	説明を参照	FIFO が空の場合、または読み出しポインターと書き込みポインターが同じ FIFO の位置にある場合アサートする。FIFO_EMPTY のクロックドメインは、FIFO_MODE_x 属性の値により異なります。 FIFO_MODE_x = ASYNC の場合、FIFO_EMTPY は FIFO_RD_CLK ドメインに属します。 FIFO_MODE_x = SYNC の場合、FIFO_EMPTY は FIFO_WR_CLK ドメインに属します。 FIFO_MODE_x = BYPASS の場合、FIFO_EMPTY は常に 1 です。 FIFO_EMPTY の制御方法に関する詳細は、FIFO モードの制御を参照してください。
FIFO_WR_CLK		出力	–	FIFO の書き込みクロック。ソース同期の受信インターフェイスで DQS_SRC = LOCAL の場合、DATAIN[0] またはニブル間クロッキングから内部で生成されます。DQS_SRC = EXTERN の場合、FIFO_WR_CLK はバイト間クロッキングから内部で生成されます。シリアルモードを使用している場合、FIFO_WR_CLK は PLL_CLK 入力から内部で生成されます。詳細は、クロッキングを参照してください。
GT_STATUS		出力	ASYNC	このポートは、メモリ関連の用途にのみ使用します。
IBUF_DISABLE	[5:0]	出力	ASYNC	IBUF_DISABLE[x] は、NIBBLESLICE[x] のレシーバーを無効にします。詳細は、IBUF_DISABLE および DYN_DCI の制御を参照してください。
NCLK_NIBBLE_OUT		出力	–	ニブル間クロッキングの特定のニブルに対する N 側出力。ニブル間クロッキングの一部である場合、NCLK_NIBBLE_OUT は別のニブルの NCLK_NIBBLE_IN にのみ接続でき、プログラマブルロジックには接続できません。クロッキングセクションに、ニブル間クロッキングをサポートするニブルをリストしています。
O0	[5:0]	出力	PLL_CLK	IOB への、シリアライズされた TX データ。O0[0] は NIBBLESLICE[0] によってシリアライズされた後の D0 からのデータ、O0[1] は NIBBLESLICE[1] によってシリアライズされた後の D1 からのデータです。以降、同様です。トライステート制御セクションに、D<0-5> がどのようにシリアライズされて O0 に出力され、データ幅ごとにどのように変わるかを説明しています。
PCLK_NIBBLE_OUT		出力	–	ニブル間クロッキングの特定のニブルに対する P 側出力。ニブル間クロッキングの一部である場合、PCLK_NIBBLE_OUT は別のニブルの PCLK_NIBBLE_IN にのみ接続でき、プログラマブルロジックには接続できません。クロッキングセクションに、ニブル間クロッキングをサポートするニブルをリストしています。
PHY_RDY		出力	ASYNC	XPHY が VTC の準備ができていることを示す。EN_VTC は、PHY_RDY の最初のアサートより前にアサートされている必要があります。その後、EN_VTC をディアサートしても、PHY_RDY はアサートされたままです。その後、EN_VTC を再びアサートすると、PHY_RDY はディアサートされてから再びアサートされます。VTC 制御については、ビルトイン自動キャリブレーションの制御セクションを参照してください。
Q0	[7:0]	出力	FIFO_MODE_0 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_0 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q0 は DATAIN[0] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[0] がどのように Q0 にマップされるかを詳しく説明しています。
Q1	[7:0]	出力	FIFO_MODE_1 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_1 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q1 は DATAIN[1] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[1] がどのように Q1 にマップされるかを詳しく説明しています。
Q2	[7:0]	出力	FIFO_MODE_2 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_2 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q2 は DATAIN[2] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[2] がどのように Q2 にマップされるかを詳しく説明しています。
Q3	[7:0]	出力	FIFO_MODE_3 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_3 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q3 は DATAIN[3] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[3] がどのように Q3 にマップされるかを詳しく説明しています。
Q4	[7:0]	出力	FIFO_MODE_4 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_4 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q4 は DATAIN[4] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[4] がどのように Q4 にマップされるかを詳しく説明しています。
Q5	[7:0]	出力	FIFO_MODE_5 = ASYNC または SYNC の場合、FIFO_RD_CLK FIFO_MODE_5 = BYPASS の場合 FIFO_WR_CLK	FIFO からの、または FIFO をバイパスしてからの、デシリアライズされた RX データ。Q5 は DATAIN[5] で作成されたワードです。 FIFO モードの制御セクションに、DATAIN[5] がどのように Q5 にマップされるかを詳しく説明しています。
RIU_RD_DATA	[15:0]	出力	CTRL_CLK	RIU からの読み出しデータ
RIU_RD_VALID		出力	CTRL_CLK	ユーザーが RIU バスを制御している場合にアサートされます。 RIU への書き込みは、PL からよりも BISC による書き込みが優先されます。RIU に対する PL からの書き込みと BISC からの書き込みが競合した場合、RIU_RD_VALID がディアサートされ、RIU_RD_VALID がディアサートされるよりも前のサイクルに開始していた PL からの RIU 書き込みは保存されます。BISC からの書き込みが完了すると、RIU_RD_VALID がアサートされ、保存された PL からの RIU 書き込みが実行されます。RIU_RD_VALID が Low の間に PL から実行された書き込みは、すべて破棄されます。
T_OUT	[5:0]	出力	PLL_CLK (TBYTE_CTL_x = PHY_WREN の場合)/ASYNC (TBYTE_CTL_x = T の場合)	TBYTE_CTL_x = T の場合: T_OUT[x] は T[x] 入力となります。 TBYTE_CTL_x = PHY_WREN の場合: T_OUT[x] は反転およびシリアライズされた PHY_WREN となり、TX データに同期します。