境界ロジック インターフェイス

クロッキング リソースに加え、XPIO バンクにはプログラマブル ロジック空間と XPIO 間の双方向信号に対するレジスタ ステージがあります。このリソースは XPIO のロジック リソース (XPHY、XPIOL の両タイプ) とプログラマブル ロジック領域の間に存在するため、これらのロジック ブロックは境界ロジック インターフェイス (BLI) と呼ばれます。コンフィギュレーションによっては、これらの BLI レジスタ ステージによってインターフェイスのタイミング最適化が容易になります。BLI 領域にレジスタをインプリメントするには、BLI 属性を使用してデザインに FDCE または FDRE プリミティブをインスタンシエートします。

set_property BLI TRUE|FALSE [get_cells register_name]

BLI レジスタには、通常の FDRE および FDCE にはない制限事項がいくつかあります。BLI レジスタには初期値を割り当てることができません。また、BLI レジスタには同期リセットの機能がありません。BLI レジスタを使用する際は、Vivado Design Suite で EXTRACT_RESET = "no" などの指示子を利用することを推奨します。

XP IOL との間の双方向のシングル データ レートおよびダブル データ レート パスは、いずれも BLI レジスタを使用することもバイパスすることもできます。XPHY に関しては、一部の信号が BLI を使用できます。BLI レジスタを使用できる XPHY 信号は、次の表を参照してください。この表では、DIV_CLK = REFCLK_FREQUENCY/TX_DATA_WIDTH です。

各 BLI レジスタには、特定の XPHY ポートへの固定された配線があります。したがって、バス内の各ビットは個別の BLI レジスタに接続する必要があります。