属性

Versal ACAP SelectIO リソース アーキテクチャ マニュアル (AM010)

Document ID
AM010
Release Date
2022-10-21
Revision
1.4 日本語

末尾に「<0-5>」の付く属性は、対応する NIBBLESLICE を数字で表します。たとえば、CASCADE_<0-5> は CASCADE_0、CASCADE_1、…、CASCADE_5 を表しており、CASCADE_0 は NIBBLESLICE[0] に対応し、CASCADE_1 は NIBBLESLICE[1] に対応します (以下同様)。

表 1. XPHY の属性
属性 ニブル単位/NIBBLESLICE 単位 デフォルト値 説明
CASCADE_<0-5> NIBBLESLICE TRUE、FALSE FALSE

TRUE: NIBBLESLICE の入力遅延と出力遅延をカスケード接続します。この場合、利用可能な遅延は 512 タップ/625ps から 1024 タップ/1250ps へと 2 倍になります。カスケード接続はレシーバーのみ可能で、カスケード接続した NIBBLESLICE の TX データパスは、カスケード接続に使用する出力遅延以外では動作しません。遅延を変更する際は、目的の遅延値の半分を入力遅延に、もう半分を出力遅延とすることを推奨しています。

FALSE: カスケード接続なし。入力遅延のみをレシーバーで使用します。

CONTINUOUS_DQS ニブル TRUE、FALSE FALSE

RX_GATING 属性、および PHY_RDEN ポートと組み合わせて使用し、NIBBLESLICE[0] に入力されるキャプチャ クロック、またはバイト間/ニブル間クロッキングからのキャプチャ クロックをゲーティングします。

CONTINUOUS_DQS = TRUE に設定する場合、キャプチャ クロックはストローブではなく連続している必要があります。キャプチャ クロックが連続しており、PHY_RDEN とキャプチャ クロックの間にタイミング要件がないため、ゲート イネーブル/ディスエーブルはキャプチャ クロックのサイクルと完全には一致しません (RX_GATING = ENABLE、CONTINUOUS_DQS = TRUE の場合)。これに対し、RX_GATING = ENABLE かつ CONTINUOUS_DQS = FALSE の場合は、ゲート イネーブル/ディスエーブルは確定的となります。

CONTINUOUS_DQS = TRUE の場合は、データ ロスを防ぐために、キャプチャ クロックが 2 サイクル経過してからデータを受信する必要があります。

詳細は、XPHY ポート の PHY_RDEN の説明および 双方向データパス を参照してください。

CRSE_DLY_EN ニブル TRUE、FALSE FALSE

TRUE: ストローブに適用される通常の QTR 遅延に加え、CRSE 遅延を適用します。RX_CLK_PHASE_P/N = SHIFT_90 の場合で、1GHz 未満のインターフェイスがエッジに揃ったクロックとデータを受信する場合は、CRSE_DLY_EN を TRUE に設定します。CRSE 遅延を使用するには、SELF_CALIBRATE = ENABLE とし、RX_CLK_PHASE_P と RX_CLK_PHASE_N の両方に同じ値 (SHIFT_90 または SHIFT_0) を設定する必要があります。

FALSE: CRSE 遅延を適用しません。

CRSE 遅延は、低周波数 (200MHz ~ 1GHz PLL_CLK) のエッジ アライン ソース同期受信インターフェイスで、ストローブをデータの中央に揃えるためだけに使用できます。

DELAY_VALUE_<0-5> NIBBLESLICE 0 ~ 625ps/1250ps 0 DELAY_VALUE_x は、NIBBLESLICE[x] の入力および出力遅延に使用する遅延値 (ps) です。
  • CASCADE_x = TRUE の場合、DELAY_VALUE_x の最大値は 625ps ではなく 1250ps です。
  • TX_OUTPUT_PHASE_90_x = TRUE に設定した NIBBLESLICE では、DELAY_VALUE_x を 0 に設定する必要があります。
  • RX_CLK_PHASE_<P|N> = SHIFT_90 に設定したニブルの NIBBLESLICE では、このニブル内の少なくとも 1 つの NIBBLESLICE を DELAY_VALUE_x = 0 に設定する必要があります。
  • 遅延値を 0 以外に設定するには、SELF_CALIBRATE = ENABLE とする必要があります。

PLL_CLK が 500MHz 未満のインターフェイスでは、DELAY_VALUE はサポートされません。したがって、遅延は CNTVALUEIN、CE、INC、および LD ポートを使用して更新する必要があります。詳細は、遅延の制御 を参照してください。

DIS_IDLY_VT_TRACK ニブル TRUE、FALSE FALSE

TRUE: 入力遅延に対する VTC を無効にします。

FALSE: 入力遅延に対する VTC を有効にします。この場合も、VTC を動作させるには ビルトイン自動キャリブレーションの制御 に示した手順を実行する必要があります。

DIS_ODLY_VT_TRACK ニブル TRUE、FALSE FALSE

TRUE: 出力遅延に対する VTC を無効にします。

FALSE: 出力遅延に対する VTC を有効にします。この場合も、VTC を動作させるには ビルトイン自動キャリブレーションの制御 に示した手順を実行する必要があります。

DIS_QDLY_VT_TRACK ニブル TRUE、FALSE FALSE

TRUE: QTR 遅延に対する VTC を無効にします。

FALSE: QTR 遅延に対する VTC を有効にします。この場合も、VTC を動作させるには ビルトイン自動キャリブレーションの制御 に示した手順を実行する必要があります。

DQS_MODE ニブル DDR3、DDR4_1TCK、DDR4_2TCK、LPDDR4_TOGGLE、LPDDR4 DDR4_1TCK この属性は、メモリ関連の用途にのみ使用します。
DQS_SRC ニブル LOCAL、EXTERN LOCAL

LOCAL: 接続先の IOB からストローブを受信する場合、ソース ニブルとデスティネーション ニブルが同じ (NIBBLESLICE[x] の TXRX_LOOPBACK_x = TRUE) 場合、または SERIAL_MODE = TRUE の場合、LOCAL に設定します。

EXTERN: バイト間クロッキングを経由してストローブを受信する場合、EXTERN に設定します。

ニブル間クロッキングを経由してストローブを受信する場合は、いずれの値にも設定できます。

EN_CLK_TO_LOWER ニブル ENABLE、DISABLE DISABLE

ENABLE: 数字の小さいニブルに対するバイト間クロッキングを有効にします。

DISABLE: 数字の小さいニブルに対するバイト間クロッキングを無効にします。

EN_CLK_TO_UPPER ニブル ENABLE、DISABLE DISABLE

ENABLE: 数字の大きいニブルに対するバイト間クロッキングを有効にします。

DISABLE: 数字の大きいニブルに対するバイト間クロッキングを無効にします。

EN_DYN_DLY_MODE ニブル TRUE、FALSE FALSE この属性は、メモリ関連の用途にのみ使用します。
EN_OTHER_NCLK ニブル TRUE、FALSE FALSE

TRUE: ニブル間クロッキングからのストローブの N 側クロックを有効にします。

FALSE: ニブル間クロッキングからのストローブの N 側クロックを無効にします。

EN_OTHER_PCLK ニブル TRUE、FALSE FALSE

TRUE: ニブル間クロッキングからのストローブの P 側クロックを有効にします。

FALSE: ニブル間クロッキングからのストローブの P 側クロックを無効にします。

FAST_CK ニブル TRUE、FALSE FALSE この属性は、メモリ関連の用途にのみ使用します。
FIFO_MODE_<0-5> NIBBLESLICE ASYNC、SYNC、BYPASS ASYNC

ASYNC: NIBBLESLICE[x] の FIFO の読み出しクロックと書き込みクロックの周波数が同じで位相が独立している場合、ASYNC に設定します。

SYNC: NIBBLESLICE[x] の FIFO の読み出しクロックと書き込みクロックが同じクロックの場合、SYNC に設定します。SYNC の場合、連続受信データ クロックが必要です。

BYPASS: NIBBLESLICE[x] の FIFO からデータをファブリックに転送する場合、BYPASS に設定します。ASYNC や SYNC に設定した場合とは異なり、データは FIFO に保存されません。ここでは、0 サイクル パスが可能です。BYPASS の場合、連続受信データ クロックが必要です。

IBUF_DIS_SRC_<0-5> NIBBLESLICE EXTERNAL、INTERNAL EXTERNAL 詳細は、IBUF_DISABLE および DYN_DCI の制御 を参照してください。
INV_RXCLK ニブル TRUE、FALSE FALSE

TRUE: NIBBLESLICE[0] が IOB から受信するストローブを反転します。ニブル間/バイト間クロッキングによってクロックが転送されるすべてのニブルに影響します。INV_RXCLK は n-clk にのみ影響します。

FALSE: ストローブを反転しません。DQS_SRC = EXTERN の場合は、この値のみがサポートされます。

LP4_DQS ニブル TRUE、FALSE FALSE この属性は、メモリ関連の用途にのみ使用します。
ODELAY_BYPASS_<0-5> NIBBLESLICE TRUE、FALSE FALSE この属性は、メモリ関連の用途にのみ使用します。
ODT_SRC_<0-5> NIBBLESLICE EXTERNAL、INTERNAL EXTERNAL 詳細は、IBUF_DISABLE および DYN_DCI の制御 を参照してください。
PRIME_VAL   1'b0、1'b1 1'b0 この属性は、メモリ関連の用途にのみ使用します。
REFCLK_FREQUENCY ニブル 200.0 ~ 4266.0 [MHz] 200.0 [MHz] PLL_CLK 入力の周波数に設定します。
RX_CLK_PHASE_N ニブル SHIFT_0、SHIFT_90 SHIFT_0

SHIFT_0: SHIFT_0 に設定すると、N 側クロックに位相シフトを適用しません。

SHIFT_90: SHIFT_90 に設定すると、データを基準にして N 側クロックに +90° の位相シフトを適用します。この位相シフトは、ニブル間クロッキングには保持されません。RX_CLK_PHASE_N = SHIFT_90 に設定するには、SELF_CALIBRATE = ENABLE である必要があります。RX_CLK_PHASE_N = SHIFT_90 のニブルにおいて、すべての NIBBLESLICE の DELAY_VALUE_x は 0 に設定する必要があります。

RX_CLK_PHASE_P ニブル SHIFT_0、SHIFT_90 SHIFT_0

SHIFT_0: SHIFT_0 に設定すると、P 側クロックに位相シフトを適用しません。

SHIFT_90: SHIFT_90 に設定すると、データを基準にして P 側クロックに +90° の位相シフトを適用します。この位相シフトは、ニブル間クロッキングには保持されません。RX_CLK_PHASE_P = SHIFT_90 に設定するには、SELF_CALIBRATE = ENABLE である必要があります。RX_CLK_PHASE_P = SHIFT_90 のニブルにおいて、すべての NIBBLESLICE の DELAY_VALUE_x は 0 に設定する必要があります。

RX_DATA_WIDTH ニブル 2、4、8 8 1:2、1:4、または 1:8 デシリアライズを設定します。
RX_GATING ニブル DISABLE、ENABLE DISABLE RX_DATA_WIDTH と CONTINUOUS_DQS 属性、および PHY_RDEN ポートと組み合わせて使用し、NIBBLESLICE[0] に入力されるストローブ、またはバイト間/ニブル間クロッキングからのストローブをゲーティングします。RX_GATING は、非アクティブ時にトライステートとなる双方向クロック、または起動時や通常動作中に予測できない状態となるストローブに必要です。詳細は、PHY_RDEN の説明を参照してください。
SELF_CALIBRATE ニブル DISABLE、ENABLE ENABLE

ENABLE: BISC を有効にします。ただし、EN_VTC、RX_EN_VTC、および TX_EN_VTC を適切にアサートする必要もあります。

DISABLE: BISC を無効にします。

SERIAL_MODE ニブル TRUE、FALSE FALSE

TRUE: ソース同期クロック (ストローブ) なしでデータを受信するインターフェイスの場合、TRUE に設定します。この場合、キャプチャ クロックは PLL_CLK 入力から内部で生成されます。

FALSE: ソース同期インターフェイスの場合、FALSE に設定します。

TBYTE_CTL_<0-5> ニブル、NIBBLESLICE PHY_WREN、T T

T: NIBBLESLICE[x] のトライステート制御信号として T 入力 (PL からの組み合わせパス) を使用する場合、T に設定します。TX_DATA_WIDTH = 2 の場合、トライステート制御信号として使用できるのは T のみで、PHY_WREN は使用できません。

PHY_WREN: NIBBLESLICE[x] のトライステート制御信号として PHY_WREN 入力を使用する場合、PHY_WREN に設定します。デシリアライズおよび反転した PHY_WREN は、TX データと同期します。PHY_WREN の各ビットで、2 ビットのデータのトライステートを制御します。

同じ NIBBLESLICE に対して、T と PHY_WREN の両方を適用できます。この場合、その NIBBLESLICE の TBYTE_CTL_x 設定に基づいてどちらを使用するかを選択します。

TXRX_LOOPBACK_<0-5> NIBBLESLICE TRUE、FALSE FALSE

TRUE: TRUE に設定すると、TX 出力が同じ NIBBLESLICE[x] の RX 入力にループバックします。ただし、TX 出力は通常どおり IOB へ到達します。ループバックを動作させるには、バッファー (IBUF、OBUF、IOBUF、またはこれらの派生バッファー) を使用する必要があります。XPHY.O0[x] からのネットを、OBUF、IOBUF、またはこれらの派生バッファーの入力に接続します。あるいは、IBUF、IOBUF、またはこれらの派生バッファーからの出力ネットを XPHY.DATAIN[x] に接続します。どちらのネットを使用するかにかかわらず、このパスではバッファー (IBUF、OBUF、またはこれらの派生バッファー) を 1 つだけ使用してください。

FALSE: FALSE に設定すると、すべての未使用の NIBBLESLICE について、ループバックしません。

SERIAL_MODE = TRUE の場合、TXRX_LOOPBACK_# はサポートされません。詳細は、TX から RX へのループバックの制御 を参照してください。

TX_DATA_WIDTH ニブル 2、4、8 8 2:1、4:1、または 8:1 シリアライズを設定します。

TX_DATA_WIDTH = 2 の場合、このニブルに接続された IOB は PRE_EMPHASIS を使用できません。

TX_GATING ニブル DISABLE、ENABLE DISABLE

DISABLE: NIBBLESLICE[0]、NIBBLESLICE[2]、NIBBLESLICE[3]、NIBBLESLICE[4]、および NIBBLESLICE[5] の TX データパスをゲーティングしません。NIBBLESLICE[1] は、この属性の設定ではゲーティングできません。

ENABLE: PHY_WREN を使用して NIBBLESLICE[0]、NIBBLESLICE[2]、NIBBLESLICE[3]、NIBBLESLICE[4]、および NIBBLESLICE[5] の TX データパスをゲーティングします。NIBBLESLICE[1] はゲート管理できません。

TX_INIT_<0-5> NIBBLESLICE 1'b1、1'b0 1'b0

1'b0: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に NIBBLESLICE[x] に関連する TX IOB 値を 1'b0 に設定します。

1'b1: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に NIBBLESLICE[x] に関連する TX IOB 値を 1'b1 に設定します。

TX_INIT_TRI ニブル 1'b1、1'b0 1'b1

1'b0: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、トライステート制御信号を 1'b0 に設定します。

1'b1: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、トライステート制御信号を 1'b1 に設定します。

TX_OUTPUT_PHASE_90_<0-5> NIBBLESLICE TRUE、FALSE FALSE TX 信号の送信クロックをデータの中央に揃えるために使用します。クロックとデータをセンター アラインの関係にするには、クロックを TRUE、データを FALSE に設定します。

TRUE: NIBBLESLICE[x] の TX 出力に +90° の位相シフトを適用します。TX_OUTPUT_PHASE_90_x = TRUE の場合、DELAY_VALUE_x は 0 に設定してください。

FALSE: FALSE に設定すると、90° 位相シフトを適用しません。

TX_OUTPUT_PHASE_90_TRI ニブル TRUE、FALSE FALSE

トライステート制御が必要な場合のセンター アライン DDR TX 信号に使用します。TBYTE_CTL_x = PHY_WREN の場合のみ適用されます。トライステート制御される各 NIBBLESLICE は、関連する DELAY_VALUE_x を 0 に設定する必要があります。

TRUE: T_OUT[x] に +90° の位相シフトを適用します。

FALSE: 90° 位相シフトを適用しません。

WRITE_LEVELING ニブル TRUE、FALSE FALSE この属性は、メモリ関連の用途にのみ使用します。