遅延

Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル (AM010)

Document ID
AM010
Release Date
2024-03-18
Revision
1.5 日本語
XPHY には 4 種類の遅延があります。ただし、プログラマブル ロジック (PL) から変更できるのは入力遅延と出力遅延のみで、その場合、CE、INC、LD、CNTVALUEIN、および RXTX_SEL を使用して変更します。
注記: タップは、遅延ラインを使用して生成できる遅延の最小単位量です。タップの詳細は、 『Versal AI コア シリーズ データシート: DC 特性および AC スイッチ特性』 (DS957) を参照してください。
入力遅延
受信したシリアライズ後のデータに最大 512 タップ (0 ~ 511 タップ) の遅延 (最小で 625ps) を与えることができます。XPHY NIBBLESLICE の出力遅延を入力遅延の最後までカスケード接続することにより、入力遅延を最大 1024 タップ (0 ~ 1023 タップ) の遅延 (最小で 1250ps) にまで増やすことができます。カスケード接続の詳細は、属性の CASCADE_<0–5> を参照してください。
出力遅延
シリアライズ後の送信データに最大 512 タップ (0 ~ 511 タップ) の遅延 (最小で 625ps) を与えることができます。
コース (CRSE) 遅延
CRSE 遅延は、低周波数 (200MHz ~ 1GHz の PLL_CLK) のソース同期受信インターフェイスでのみ使用し、ストローブに対してのみ適用されます。PL からは制御できません。
  • エッジ アラインのソース同期インターフェイスで使用します。
  • CRSE_DLY_EN で有効にします。
  • SELF_CALIBRATE = ENABLE とする必要があります。
4 分の 1 (QTR) 遅延
QTR 遅延は、P 側クロックおよび N 側クロックに適用されます。ストローブにのみ適用される CRSE 遅延とは、この点で異なります。PL からは制御できません。P 側クロックと N 側クロックの詳細は、クロッキング を参照してください。
  • SELF_CALIBRATE = ENABLE とする必要があります。