ピン名 | 方向 | 説明 |
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IO | 双方向 |
XPIO ピン名の構成は次のとおりです。
XP IOB ブロックは、プログラマブル ロジック (PL) とデバイス外部のシステム間の高速インターフェイスをサポートするリソースを提供します。XP IOB リソースは、1.0V ~ 1.5V の高速メモリおよびチップ間インターフェイスのシグナリング要件に対応するように設計されています。XP IOB には内部終端、内部基準電圧の生成、さまざまな I/O 規格のサポート、ドライバー エンファシス、およびレシーバー イコライゼーションの機能があります。これらの機能により、XP IOB は多様なシステムへの統合が可能です。 HD (High-Density) I/O バンクは、電圧範囲が 1.8V ~ 3.3V の I/O 規格に対応するよう設計されたリソースです。HD I/O は、最大 400Mb/s のデータ レートで動作するシングルエンドおよび疑似差動 I/O 双方向信号をサポートします。制限付き (外部終端の使用) で真の差動入力もサポートするため、LVDS および LVPECL クロック入力にも対応できます。HD I/O バンクにはレジスタ、DPLL、およびスタティック遅延ラインを含むインターフェイス ロジック (HD IOL) があり、非同期、システム同期、およびクロック ベースのソース同期インターフェイスをサポートします。 |
GC/HDGC | 双方向 | グローバル クロック (GC) 入力は、内部のグローバルおよびリージョナル クロック リソースへの専用の高速アクセスを提供します。GC 入力は専用配線を使用します。さまざまなクロック機能でタイミングが特に重視される場合は、クロック入力に GC 入力を利用する必要があります。ローカル インターコネクトを備える汎用 I/O は、クロック信号に使用できません。 |
IO_VR | N/A | このピンは、IO_VR_700 と IO_VR_800 の各バンク行に 1 つずつある DCI 電圧基準抵抗用です。基準抵抗を用いて、それぞれ VCCO_700 と VCCO_800 に接続してください。 |
C4CCIO_PAD | 入力 | 高帯域幅メモリ バンクの基準クロック入力。各クロック ペアは、スタック 0 では HBM スタック PAD0_0/PAD1_0、スタック 1 では PAD0_1/PAD1_1 の外部基準クロックとして機能します。PAD0 は各 C4CCIO_PAD ペアの P 側で、PAD1 は N 側です。 |