クロッキング アーキテクチャ

CPM には、1.2GHz の CPM コア クロックを生成するための内部 PLL があります。この PLL の基準クロックは、PMC または PL から供給します。その他のクロックは、GTx、PS、および PL から受信します。一部のクロックは、CPM コア クロックを分周して内部で生成されます。次の表に、CPM で使用するクロックを示します。

CPM は、pcie0_user_clk と pcie1_user_clk の 2 つのクロックを PL の GT クロック カラムにある 2 つの DPLL に送信します。各 DPLL を使用して、それぞれの pcie_user_clk のスキューを調整します。また、PL は DPLL からの出力クロックを使用して AXI4-Stream PCIe-PL インターフェイスの信号を駆動/キャプチャします。次の表に、一般的な CCIX デザインで使用されるクロックの周波数を示します。PL でサポートされる pcie0_user_clk および pcie1_user_clk の周波数の詳細は、 『Versal ACAP CPM Mode for PCI Express 製品ガイド』 (PG346) を参照してください。次の表に示すように、pcie_user_clk と pl_chi_clk は非同期です。