リセット アーキテクチャ

Versal ACAP CPM CCIX アーキテクチャ マニュアル (AM016)

Document ID
AM016
Release Date
2020-11-24
Revision
1.1 日本語

CPM ブロックは、次の図に示すようにいくつかのリセット入力を受信します。これらはすべて非同期リセットとして扱われます。次の図に、CPM のリセット接続を示します。

図 1. CPM のリセット アーキテクチャ

por_vccint_b は、CPM ブロックのメイン リセット信号です。この信号は PL に印加されるリセット信号と同じもので、PMC によって駆動されます。CPM 内では、CRCPM ブロックのみが por_vccint_b を使用します。この信号によって、CRCPM 内の PLL とクロック分周器、およびその他の関連回路がリセットされます。CPM のすべての内部クロックは、por_vccint_b のディアサートまでアクティブになりません。

CRCPM ブロックには、CPM のすべてのサブブロックに対するリセット レジスタがあります。デフォルトでは、すべてのサブブロックがリセットに保持されます。PS-LPD と CPM 間の PCSR インターフェイスには、CPM に対するシステム リセットとして動作する pcr_initstate 信号があります。このリセット信号のディアサートまで、CPM インターコネクトにはアクセスできません。pcr_initstate がディアサートされた後、CPM インターコネクトを使用してリセット レジスタを設定すると、個々のサブブロックをリセットから解放できます。
表 1. CPM のリセット
リセット名 方向 説明
lpd_cpm5_por_n 入力 CPM のパワーオン リセット。PS/PMC によって駆動されます。
if_ps_cpm_pcsr.pcr_initstate 入力 CPM のシステム リセットとして動作。
perst0 入力 PCIe コントローラーの基本的なリセット。各インスタンスに 1 つ。PS 内の I/O によって駆動されます。
perst1
perst0_out 出力 PCIe コントローラーの基本的なリセット出力。各インスタンスに 1 つ。perst0/1 を単純にバッファー経由で XPIPE に出力したものです。
perst1_out
注記: PCIe は PERST# を非同期と定義しているため、このリセット入力は非同期と定義されます。これらのリセットは、未処理トランザクションによって予告なく非同期にアサートされることがあります。このため、CPM、PS、PMC、NOC、DDR などにおいて孤立トランザクションが発生する可能性があります。この問題を回避するには、ファームウェア ベースのリセット シーケンスをオプションで使用する必要があります。