このセクションでは、AIE-ML アレイのブート プロセスに関連する手順を説明します。
- カラム クロック イネーブルの値は、デフォルトで無効です。
- メモリ ゼロ化ハードウェア ロジックが追加されており、タイルのプログラム メモリ、タイルのデータ メモリ、およびメモリ タイルのデータ メモリにそれぞれ適用されます。各メモリにつき 1 ビットのメモリ マップド AXI4 レジスタがあり、ゼロ化が開始するとこのレジスタが
1に設定されます。このプロセスが完了すると、内部ハードウェアはこのビットを0に設定します。
- 電源投入およびパワーオン リセット (POR) のディアサート: AIE-ML アレイに関連するすべてのモジュール (PLL を含む) に電源が投入されます。電源投入後、PLL はデフォルトの速度で動作します。AIE-MLのブート シーケンスを開始する前に、プラットフォーム管理コントローラー (PMC) と NoC が動作を開始している必要があります。アレイの電源を投入後、PMC は AIE-ML アレイ内の POR 信号をディアサートできます。
- NPI を使用した AIE-ML アレイのコンフィギュレーション: 電源投入後、PMC は NPI インターフェイスを使用して AIE-ML アレイ内の各種グローバル レジスタ (PLL コンフィギュレーション レジスタなど) をプログラムします。AIE-ML アレイの初期化のために NPI を介して要求される AIE-ML コンフィギュレーション イメージは、フラッシュ デバイスから取得します。
- PLL の有効化: POR の後に PLL レジスタのコンフィギュレーションが完了したら、PLL イネーブル ビットを有効にして PLL をオンにします。その後、PLL はプログラムされた周波数で安定し、LOCK 信号をアサートします。PLL の入力 (ref_clk) は、CIPS (Control Interfaces and Processing System) で生成される hsm_ref_clk から供給されます。
- このクロックの生成と分配の詳細は、 『Versal アダプティブ SoC テクニカル リファレンス マニュアル』 (AM011) の「PMC および PS クロック」の章で説明しています。
- カラム クロックおよびカラム リセットのアサート/ディアサート: PLL がロックしたら、メモリ マップド AXI4 レジスタ ビットに
1を書き込んですべてのカラム クロックを有効にします。次に、メモリ マップド AXI4 レジスタ ビットに1を書き込んですべてのカラム リセットをアサートします。何サイクルか待った後、同じレジスタ ビットに0を書き込んですべてのカラム リセットをディアサートします。 - アレイは 1 つまたは複数の独立したパーティションに分割され、各パーティションには整数の AI エンジン カラムがあります。デフォルトではすべてのタイルで分離が有効なため、各パーティションの内部エッジで無効にする必要があります。
- AIE-ML アレイのプログラミング: AIE-ML アレイ インターフェイスは、NoC インターフェイスからメモリ マップド AXI4 を介してコンフィギュレーションする必要があります。これには、すべてのプログラム メモリ、AXI4 ストリーム スイッチ、DMA、イベント、およびトレース コンフィギュレーション レジスタが含まれます。