このセクションではアレイの違いについて説明します。詳細は、AIE-ML アレイ インターフェイスのアーキテクチャ および 『Versal アダプティブ SoC AI エンジン アーキテクチャ マニュアル』 (AM009) の AI エンジン アレイ インターフェイスのアーキテクチャを参照してください。次に、AIE と共通の AIE-ML の主な機能をまとめます。
- プロセス、電圧、周波数、クロック、および電源分配は同じ
- アレイ トポロジは同じ (1 つの AIE-ML につき 1 つの VLIW SIMD プロセッサ)
- 各 AIE-ML タイルには 8 個のデータ メモリ バンクがあり、隣接する 3 つのタイルと共有。
- 各 AIE-ML タイルには、1 方向につき 2 つの DMA チャネル
- AIE-ML タイル間のストリーム インターコネクト帯域幅は AIE と同じ
- PL および NoC インターフェイスは同じ
- デバッグ/トレース機能は同じ
次に、AIE とは異なる、または AIE から強化された AIE-ML の主な機能をまとめます。
- タイル レベルで演算性能とメモリ容量が 2 倍に向上。AIE-ML がローカル タイルのメモリ マップド レジスタに直接読み出し/書き込みアクセスを実行できるようにプロセッサ バスが追加されています。
- タイル/アレイ インターフェイス タイルに対する 3D アドレス生成、メモリ タイルに対する 4D アドレス生成、S2MM のアウトオブオーダー パケットと Finish-on-TLast などの機能を備えた拡張型の DMA を AIE-ML タイル、AIE-ML メモリ タイル、および AIE-ML アレイ インターフェイス タイルに追加。圧縮および圧縮伸張 (タイルおよびメモリ タイル) のサポートにより、CNN および RNN アプリケーションにおけるスパース重みと活性化値の扱いが改善。詳細は、スパース性 を参照してください。
- AIE-ML メモリ タイル (最大 2 行) の追加により、プログラマブル ロジック (PL) のリソース (LUT および URAM) 使用量が大幅に削減。各メモリ タイルには 512 KB のメモリ (ECC あり) と 12 の DMA チャネル (6 つの MM2S と 6 つの S2MM) があります。
- AIE-ML タイル内のデータ メモリを倍増し、AIE-ML メモリ タイルを追加したことでメモリ容量が増大。
- 電力消費効率 (TOPS/W) が改善。
- ソースからデスティネーションへのパリティ チェックおよび確定的マージなど、ストリーム スイッチの機能が向上。
- リコンフィギュレーションと同期のサポートが改善。
- グリッド アレイ アーキテクチャにより、垂直 (上側から下側) および水平 (左側から右側) 方向の 512 ビットカスケード接続をサポート (AIE は水平方向の 384 ビット カスケード接続のみ)。
次の図に示すように、AIE のチェッカーボード アーキテクチャが AIE-ML ではグリッド アーキテクチャに変更されています。特に大きな変更点として、AIE-ML ではタイルの行がすべて同じ方向になっています。カスケード接続は上側から下側、および左側から右側のみです。
図 1. AIE と AIE-ML のアレイ構成
