次の図に、AIE-ML アレイを備えた Versal アダプティブ SoC (Adaptive Compute Acceleration Platform) の概略ブロック図を示します。このデバイスは、プロセッシング システム (PS)、プログラマブル ロジック (PL)、および AIE-ML アレイで構成されます。
AIE-ML アレイは、AIE-ML アーキテクチャの最上位の階層です。これは、AIE-ML タイルを 2 次元に配列したものです。各 AIE-ML タイルには、VLIW (Very-Long Instruction Word) プロセッサ、統合メモリ、およびストリーミング、コンフィギュレーション、デバッグ用のインターコネクトがあります。AIE-ML アレイには、ML アプリケーションにおける PL リソース (LUT および URAM) の使用量を大幅に削減するファンクション ブロックとして、メモリ タイルが導入されています。メモリ タイルには 512KB データ メモリ、12 本の DMA チャネル (うち 8 本は隣接するメモリ タイルにアクセス可能)、およびストリーム インターフェイスがあります。メモリ タイルの行数はデバイスにより異なります (1 行または 2 行)。AIE-ML アレイは、AIE-ML アレイ インターフェイスを使用して、NoC 経由で Versal デバイスのその他のブロックと通信するか、PL と直接通信します。AIE-ML アレイは、プロセッシング システム (PS) およびプラットフォーム管理コントローラー (PMC) にも NoC 経由で接続します。
AIE-ML タイルを備えた AMD Versal™ アダプティブ SoC デバイスは、次の種類のメモリにアクセスできます。
- 外部 DDR メモリ (NoC 経由)
- オンチップ PL メモリ リソース (URAM/ブロック RAM)
- AIE-ML メモリ タイル内のオンチップ共有メモリ
- AIE-ML タイル内のオンチップ ローカル データ メモリ
データと重みがメモリ階層をどのように移動するかは、ユース ケースにより異なります。