AIE-ML アレイ階層

Versal アダプティブ SoC AIE-ML アーキテクチャ マニュアル (AM020)

Document ID
AM020
Release Date
2023-11-10
Revision
1.2 日本語
AIE-ML アレイは、AIE-ML タイル、1 行または 2 行の AIE-ML メモリ タイル、および AIE-ML アレイ インターフェイス タイル (AI エンジン アレイの一番下の行) で構成されます。インターフェイス タイルには、AIE-ML から PL へのインターフェイス タイルと AIE-ML から NoC へのインターフェイス タイルがあります。また、各 AIE-ML アレイには 1 つだけコンフィギュレーション インターフェイス タイルもあります。この中には、AIE-ML クロック生成用の PLL およびその他のグローバル制御機能が含まれます。次の図に、AIE-ML アレイの完全なタイル階層の概念図を示します。各タイルの詳細は、AIE-ML タイルのアーキテクチャ および AIE-ML アレイ インターフェイスのアーキテクチャ を参照してください。
図 1. AIE-ML アレイのタイル階層