AIE-ML タイルのアーキテクチャは、AI エンジン タイルのアーキテクチャの機能と性能要件をベースとします。次に、AIE-ML タイルのアーキテクチャに加えられた変更点を簡単に説明します。
- AIE-ML (詳細は AIE-ML プロセッサ 参照)
- データ メモリ:
- ハードウェアの観点からは、データ メモリが 32 KB から 64 KB に増加し、8 KB のバンク x 8 として構成。プログラマの観点からは、バンクを 2 つずつインターリーブして 1 つのバンクを形成 (つまり、全体で 16 KB のバンクが 4 つ存在)。AIE-ML タイルは、上側、下側、右側 (タイル自身のローカル データ メモリ) および左側の基本的な 4 方向に隣接する 4 つのメモリ モジュールにアクセス可能。
- メモリの 0 初期化を追加
- DMA:
- アドレス生成が改良され、3D アドレス指定モードおよび iteration-state オフセットをサポート
- タスク キューとタスク完了トークンを追加 (詳細は タスク完了トークン 参照)
- S2MM の Finish-on-TLAST とアウトオブオーダー パケットをサポート
- 2 つの S2MM チャネルに圧縮の伸張を追加
- 2 つの MM2S チャネルに圧縮を追加
- メモリ マップド AXI4 インターフェイス: 読み出しおよび書き込み帯域幅が拡大
- ロック モジュール: 16 個のセマフォ ロックがあり、各ロック ステートは符号なし 6 ビット (AI エンジンでは 2 進数データ値のロックが 16 個)。