AIE-ML にはメモリ タイルが追加されていますが、AIE にはありません。詳細は、AIE-ML タイルのアーキテクチャ を参照してください。次の図に、AIE-ML メモリ タイルのアーキテクチャを示します。
図 1. AIE-ML メモリ タイルのアーキテクチャ
次に、AIE-ML メモリ タイルの機能の概要を示します。
- 512 KB メモリは 16 個のバンクで構成され、ECC で保護
- 各メモリ タイルにつき、最大 30 GB/s の読み出しと 30 GB/s の書き込みの並列実行をサポート
- DMA チャネルは、左右方向に隣接するメモリ タイル内のメモリに直接アクセス可能
- MM2S (Memory to Stream) DMA は 6 チャネルあり、4D テンソル アドレス生成、ゼロ パディング挿入、および圧縮をサポート。左右方向に隣接するタイル内のメモリおよびロックにアクセスします。タスク キューとタスク完了トークンをサポートします。
- S2MM (Stream to Memory) DMA (S2MM) は 6 チャネルあり、4D テンソル アドレス生成、アウトオブオーダー パケット転送、Finish-on-TLAST、および圧縮伸張をサポート。左右方向に隣接するタイル内のメモリおよびロックにアクセスします。タスク キューとタスク完了トークンをサポートします。
- AIE-ML メモリ タイル内のストリーム スイッチの設計は、AIE-ML タイルと同じです。17 個のマスター ポートと 18 個のスレーブ ポートがありますが、左右方向のストリームはありません。
- ロック モジュールは隣接する AIE-ML メモリ タイル DMA チャネルからアクセスできます。64 個のセマフォ ロックがあり、各ロック ステートは符号なし 6 ビットです。
- 追加の制御およびステータス レジスタ
- タイルあたり 1 MB のメモリ マップド AXI4 アドレス空間を持つコンフィギュレーション/デバッグ インターコネクト
- デバッグおよびトレースは、AIE-ML タイルのものと同じです。