AXI4-Stream インターコネクト

各 AIE-ML タイルには 1 つの AXI4-Stream インターコネクトがあります。ストリーム スイッチとも呼ばれるこのインターコネクトは完全にプログラム可能な 32 ビット AXI4-Stream クロスバーで、メモリ マップド AXI4 インターコネクトを利用して静的に構成します。このインターコネクトはバック プレッシャーを実行し、AXI4-Stream の帯域幅を完全に利用できます。次に、AXI4-Stream スイッチの概略ブロック図を示します。このスイッチには、マスター ポート (スイッチからデータを出力) とスレーブ ポート (スイッチへデータを入力) があります。AXI4-Stream インターコネクトの構築ブロックは、次のとおりです。

• ポート ハンドラー
• FIFO
• アービタ
• ストリーム スイッチ コンフィギュレーション レジスタ

次に、AXI4-Stream インターコネクトの機能の一部を示します。

• AIE-ML には 1:1 のループバック機能があり、同じ ID のポートのみを相互に接続
• 25 個のスレーブ ポートと 23 個のマスター ポート
• スイッチには 16 段 34 ビット (32 ビット + 1 ビット パリティ + 1 ビット TLAST) の FIFO が １ 個

AIE-ML では、ポートは外部ポートとローカル ポートに分割されます。外部ポートは上下左右方向にあります。ローカル ポートは AIE-ML、DMA、FIFO、およびトレースです。ポートの機能は次のとおりです。

• 外部ポートは 2 サイクルのレイテンシ、4 段 FIFO
• ローカル スレーブ ポートは 2 サイクルのレイテンシ、4 段 FIFO
• ローカル マスター ポートには、レイテンシ 1 サイクルの 2 段 FIFO を備えたレジスタ スライスが 1 つ存在

したがって、スイッチをまたぐ場合のレイテンシとバッファリングは次のようになります (パケット スイッチのアービトレーション オーバーヘッドを除く)。

• ローカル スレーブからローカル マスター: 3 サイクルのレイテンシ、6 段 FIFO
• ローカル スレーブから外部マスター: 4 サイクルのレイテンシ、8 段 FIFO
• 外部スレーブからローカル マスター: 3 サイクルのレイテンシ、6 段 FIFO
• 外部から外部: 4 サイクルのレイテンシ、8 段 FIFO

各ストリーム ポートは、コンフィギュレーション レジスタのパケット交換ビットを使用して回路交換またはパケット交換ストリームのいずれかに構成できます。回路交換ストリームは、1 対多のストリームです。つまり、1 つのソース ポートに対して、任意の数のディスティネーション ポートがあります。ソースのストリームに入力されるすべてのデータは、すべてのデスティネーションにストリーミングされます。パケット交換ストリームは、ほかの論理ストリームとポート (および物理ワイヤ) を共有できます。ほかのパケット交換ストリームとの間でリソース競合の可能性があるため、レイテンシは確定的ではありません。回路交換ストリームでは、ワード送信のレイテンシは確定的です。帯域幅が制限されている場合は、内蔵のバック プレッシャー機能のために性能が低下します。

各パケット交換ストリームは 5 ビットの ID で識別され、ポートを共有するすべてのストリームの中で固有でなければなりません。また、ストリーム ID は、パケットのデスティネーションを特定するものでもあります。デスティネーションには任意の数のマスター ポートを設定でき、パケット交換ストリームによって、単一または複数のマスター/スレーブ ポートをあらゆる組み合わせで使用できます。

パケット交換パケットに含まれるもの:

パケット ヘッダー

パケットの配線および制御情報

データ

パケット内に含まれる実際のデータ

TLAST

パケットの最後のワードで、パケットの終了を示す TLAST がアサートされる

パケット ヘッダーを示します。

次の表に、AXI4-Stream タイル インターコネクトの帯域幅 (-1L スピード グレード デバイスの場合) をまとめます。