アレイ インターフェイスのメモリ マップド AXI4 スレーブ インターコネクト

Versal アダプティブ SoC AIE-ML アーキテクチャ マニュアル (AM020)

Document ID
AM020
Release Date
2023-11-10
Revision
1.2 日本語

AIE-ML メモリ マップド AXI4 インターコネクトの主な用途は、コンフィギュレーションやデバッグのために内部 AIE-ML タイルのリソース (メモリやレジスタなど) へ外部からアクセスできるようにすることです。AIE-ML アレイとの間で大量のデータを転送する目的には使用しません。メモリ マップド AXI4 インターフェイスは AIE-ML アレイ インターフェイスの行全体で相互に接続されています。このため、アレイ インターフェイス タイルのメモリ マップド AXI4 インターコネクトは、受信したメモリ マップド信号を目的の列まで水平方向へ移動した後、これらをスイッチを経由してその列の一番下にある AIE-ML タイルのメモリ マップド AXI4 インターコネクトへ垂直方向へ転送できるようになっています。

各メモリ マップド AXI4 インターフェイスは、32 ビット アドレスと 32 ビット データで構成されます。メモリ マップド AXI4 の設計上の最大帯域幅は 1.5 GB/s です。メモリ マップド AXI4 インターフェイスは、タイルあたり 1 MB のアドレス空間をサポートします。

メモリ マップド AXI4 インターフェイスへデータを供給するため、NoC モジュールにはメモリ マップド AXI4 ブリッジがあります。このブリッジは NoC NSU インターフェイスからメモリ マップド AXI4 転送を受信し、内部メモリ マップド AXI4 インターフェイス スイッチに対してメモリ マップド AXI4 マスターとして動作します。