各 AIE-ML タイルには、メモリ マップド AXI4 インターコネクトが 1 つあります。外部ブロックは、このインターコネクトを介して AIE-ML タイル内のレジスタまたはメモリに対して書き込みまたは読み出しを実行します。AIE-ML アレイ内のメモリ マップド AXI4 インターコネクトは、ネットワーク オン チップ (NoC) に接続できる任意の AXI4 マスターによって AIE-ML アレイ外部から駆動できます。AIE-ML タイルのすべての内部リソース (メモリを含む)、および AIE-ML と AIE-ML メモリ モジュールのすべてのレジスタは、メモリ マップド AXI4 インターフェイスにマップされます。
各 AIE-ML タイルにはメモリ マップド AXI4 スイッチがあり、下方向からのすべてのメモリ マップド AXI4 アクセスをこのスイッチが受け取ります。アドレスがそのタイルのものである場合、アクセスが発生します。それ以外の場合、アクセスは上方向の次のタイルに渡されます。
次の図に、AIE-ML タイルにおけるメモリ マップド AXI4 のアドレス指定方式を示します。512KB のメモリ タイルに対応するため、そしてタイルのデータ メモリも 32KB から 64KB に増えているため、タイルのアドレス空間が拡大されています。下位 20 ビットはタイルのアドレス範囲を表し、次の 5 ビットで行位置、さらに次の 7 ビットで列位置を表します。
図 1.
AIE-ML のメモリ マップド AXI4 タイル アドレス
AIE-ML の内部メモリ マップド AXI4 インターコネクトはフル機能のメモリ マップド AXI4 プロトコルのサブセットで、次の制限事項があります。
- 書き込みアドレス前の書き込みデータは禁止
- 書き込みデータに対する
WSTRB信号は 1 つのみ - 1 ～ 4 つの 32 ビット ワードのバーストのみ
- 32 ビット固定サイズ
- バーストは 128 ビット境界にアライメント