AIE-ML は、2 つのロード ユニットと 1 つのストア ユニットを使用してデータ メモリにアクセスします。データはデータ メモリにロードまたはストアされます。
各ロードおよびストア ユニットには、アドレス生成ユニット (AGU) があります(ロード ユニットは AGUA と AGUB、ストア ユニットは AGUS)。各 AGU には、P レジスタ ファイルと M レジスタ ファイルからそれぞれ 20 ビットずつが入力されます (レジスタ ファイル のポインター レジスタおよび修飾子レジスタを参照)。AGU のレイテンシは 1 サイクルです。
個々のデータ メモリ ブロックは 64KB です。AIE-ML は 4 つの 64KB データ メモリ ブロックにアクセスして 256KB ユニットを構成します。これら 4 つのメモリ ブロックは AIE-ML の各サイドにあり、奇数バンクと偶数バンクとして分割され、インターリーブされます (下図参照)。
図 1. データ メモリのインターリーブ (1 ブロックあたり 64KB)
論理表現では、256KB メモリを 1 つの連続した 256KB ブロックとして、または 4 つの 64KB ブロックとして見ることができ、各ブロックを奇数バンクと偶数バンクに分割できます。メモリは 8 つの 32KB バンク (4 つの奇数バンクと 4 つの偶数バンク) として見ることもできます。データ メモリへのアクセス用に、AGU は 0x0000 ～ 0x3FFFF (256KB) のアドレスを生成します。