GTY トランシーバーのスイッチ特性

Zynq UltraScale+ MPSoC データシート: DC 特性および AC スイッチ特性 (DS925)
Document ID
DS925
Release Date
2023-12-26
Revision
1.26 日本語

詳細は、 『UltraScale アーキテクチャ GTY トランシーバー ユーザー ガイド』 (UG578) を参照してください。

表 1. GTY トランシーバーのパフォーマンス
シンボル 説明 出力分周値 スピード グレードおよび VCCINT 動作電圧 単位
0.90V 0.85V 0.72V
-3 -2 -1 -2 -1
FGTYMAX GTY の最大ライン レート 32.75 28.21 25.785 28.21 12.5 Gb/s
FGTYMIN GTY の最小ライン レート 0.5 0.5 0.5 0.5 0.5 Gb/s
  最小 最大 最小 最大 最小 最大 最小 最大 最小 最大  
FGTYCRANGE CPLL ライン レート範囲 1 1 4.0 12.5 4.0 12.5 4.0 8.5 4.0 12.5 4.0 8.5 Gb/s
2 2.0 6.25 2.0 6.25 2.0 4.25 2.0 6.25 2.0 4.25 Gb/s
4 1.0 3.125 1.0 3.125 1.0 2.125 1.0 3.125 1.0 2.125 Gb/s
8 0.5 1.5625 0.5 1.5625 0.5 1.0625 0.5 1.5625 0.5 1.0625 Gb/s
16 N/A Gb/s
32 N/A Gb/s
  最小 最大 最小 最大 最小 最大 最小 最大 最小 最大  
FGTYQRANGE1 QPLL0 ライン レート範囲 2 1 19.6 32.75 19.6 28.21 19.6 25.785 19.6 28.21 N/A Gb/s
1 9.8 16.375 9.8 16.375 9.8 16.375 9.8 16.375 9.8 12.5 Gb/s
2 4.9 8.1875 4.9 8.1875 4.9 8.1875 4.9 8.1875 4.9 8.1875 Gb/s
4 2.45 4.0938 2.45 4.0938 2.45 4.0938 2.45 4.0938 2.45 4.0938 Gb/s
8 1.225 2.0469 1.225 2.0469 1.225 2.0469 1.225 2.0469 1.225 2.0469 Gb/s
16 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 0.6125 1.0234 Gb/s
  最小 最大 最小 最大 最小 最大 最小 最大 最小 最大  
FGTYQRANGE2 QPLL1 ライン レート範囲 3 1 16.0 26.0 16.0 26.0 16.0 25.785 16.0 26.0 N/A Gb/s
1 8.0 13.0 8.0 13.0 8.0 12.5 8.0 13.0 8.0 12.5 Gb/s
2 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 4.0 6.5 Gb/s
4 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 2.0 3.25 Gb/s
8 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 1.0 1.625 Gb/s
16 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 0.5 0.8125 Gb/s
  最小 最大 最小 最大 最小 最大 最小 最大 最小 最大  
FCPLLRANGE CPLL 周波数範囲 2.0 6.25 2.0 6.25 2.0 4.25 2.0 6.25 2.0 4.25 GHz
FQPLL0RANGE QPLL0 周波数範囲 9.8 16.375 9.8 16.375 9.8 16.375 9.8 16.375 9.8 16.375 GHz
FQPLL1RANGE QPLL1 周波数範囲 8.0 13.0 8.0 13.0 8.0 13.0 8.0 13.0 8.0 13.0 GHz
  1. 表に示す値は、数式 (2 x CPLL_Frequency)/Output_Divider を用いて計算された丸め込み値です。
  2. 表に示す値は、数式 (QPLL0_Frequency × RATE)/Output_Divider) を用いて計算された丸め込み値です。ここの RATE は、QPLL0_CLKOUT_RATE が HALF に設定されている場合 1 であり、QPLL0_CLKOUT_RATE が FULL に設定されている場合は 2 です。
  3. 表に示す値は、数式 (QPLL1_Frequency × RATE)/Output_Divider) を用いて計算された丸め込み値です。ここの RATE は、QPLL1_CLKOUT_RATE が HALF に設定されている場合 1 であり、QPLL1_CLKOUT_RATE が FULL に設定されている場合は 2 です。
表 2. GTY トランシーバーのダイナミック リコンフィギュレーション ポート (DRP) のスイッチ特性
シンボル 説明 すべてのスピード グレード 単位
FGTYDRPCLK GTYDRPCLK 最大周波数 250 MHz
表 3. GTY トランシーバーの基準クロックのスイッチ特性
シンボル 説明 条件 すべてのスピード グレード 単位
最小 標準 最大
FGCLK 基準クロックの周波数範囲 60 – 820 MHz
TRCLK 基準クロックの立ち上がり時間 20% – 80% – 200 – ps
TFCLK 基準クロックの立ち下がり時間 80% – 20% – 200 – ps
TDCREF 基準クロックのデューティ サイクル トランシーバーの PLL のみ 40 50 60 %
表 4. GTY トランシーバーの基準クロック オシレーター セレクト位相ノイズ マスク
シンボル 説明 1、2 オフセット周波数 最小 標準 最大 単位
QPLLREFCLKMASK REFCLK 周波数 = 156.25MHz での QPLL0/QPLL1 基準クロック セレクト位相ノイズ マスク 10 kHz – — -112 dBc/Hz
100 kHz – — -128
1 MHz – — -145
REFCLK 周波数 = 312.5MHz での QPLL0/QPLL1 基準クロック セレクト位相ノイズ マスク 10 kHz – — -103 dBc/Hz
100 kHz – — -123
1 MHz – — -143
REFCLK 周波数 = 625MHz での QPLL0/QPLL1 基準クロック セレクト位相ノイズ マスク 10 kHz – — -98 dBc/Hz
100 kHz – — -117
1 MHz – — -140
CPLLREFCLKMASK REFCLK 周波数 = 156.25MHz での CPLL 基準クロック セレクト位相ノイズ マスク 10 kHz – — -112 dBc/Hz
100 kHz – — -128
1 MHz – — -145
50 MHz – — -145
REFCLK 周波数 = 312.5MHz での CPLL 基準クロック セレクト位相ノイズ マスク 10 kHz – — -103 dBc/Hz
100 kHz – — -123
1 MHz – — -143
50 MHz – — -145
REFCLK 周波数 = 625MHz での CPLL 基準クロック セレクト位相ノイズ マスク 10 kHz – — -98 dBc/Hz
100 kHz – — -117
1 MHz – — -140
50 MHz – — -144
  1. この表に記載されていない基準クロック周波数の場合、基準クロック周波数の近似値の位相ノイズ マスクを使用してください。
  2. この基準クロック位相ノイズ マスクは、PCIe などのサポートされるプロトコルに指定された基準クロック位相ノイズ マスクの代替として使用されます。
表 5. GTY トランシーバー PLL/ロック タイムの適用
シンボル 説明 条件 すべてのスピード グレード 単位
最小 標準 最大
TLOCK PLL が最初にロックするまでの時間 – — 1 ms
TDLOCK DFE (判定帰還型イコライザー) に必要なクロック リカバリの位相取得および適用時間 PLL が基準クロックにロックされた後、クロック データ リカバリ (CDR) が入力のデータにロックされるまでに必要な時間。 – 50000 37 x 106 UI
DFE が無効の場合、低消費電力モード (LPM) に必要なクロック リカバリの位相取得および適用時間 – 50000 2.3 x 106 UI
表 6. GTY トランシーバーのユーザー クロックのスイッチ特性
シンボル 説明 1 データ幅の条件 (ビット) スピード グレードおよび VCCINT 動作電圧 単位
0.90V 0.85V 0.72V
内部ロジック インターコネクト ロジック -3 2 -2 2, 3 -1 4、 5、 6 -2 3 -1 5
FTXOUTPMA OUTCLKPMA がソースの TXOUTCLK 最大周波数 511.719 511.719 402.891 402.832 322.266 MHz
FRXOUTPMA OUTCLKPMA がソースの RXOUTCLK 最大周波数 511.719 511.719 402.891 402.832 322.266 MHz
FTXOUTPROGDIV TXPROGDIVCLK がソースの TXOUTCLK 最大周波数 511.719 511.719 511.719 511.719 511.719 MHz
FRXOUTPROGDIV RXPROGDIVCLK がソースの RXOUTCLK 最大周波数 511.719 511.719 511.719 511.719 511.719 MHz
FTXIN TXUSRCLK 7 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz
32 32、64 511.719 511.719 390.625 390.625 322.266 MHz
64 64、128 511.719 440.781 402.891 402.832 195.313 MHz
20 20、40 409.375 409.375 312.500 312.500 257.813 MHz
40 40、80 409.375 409.375 312.500 350.000 257.813 MHz
80 80、160 409.375 352.625 322.313 352.625 156.250 MHz
FRXIN RXUSRCLK 7 最大周波数 16 16、32 511.719 511.719 390.625 390.625 322.266 MHz
32 32、64 511.719 511.719 390.625 390.625 322.266 MHz
64 64、128 511.719 440.781 402.891 402.832 195.313 MHz
20 20、40 409.375 409.375 312.500 312.500 257.813 MHz
40 40、80 409.375 409.375 312.500 350.000 257.813 MHz
80 80、160 409.375 352.625 322.313 352.625 156.250 MHz
FTXIN2 TXUSRCLK2 7 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz
16 32 255.859 255.859 195.313 195.313 161.133 MHz
32 32 511.719 511.719 390.625 390.625 322.266 MHz
32 64 255.859 255.859 195.313 195.313 161.133 MHz
64 64 511.719 440.781 402.891 402.832 195.313 MHz
64 128 255.859 220.391 201.445 201.416 97.656 MHz
20 20 409.375 409.375 312.500 312.500 257.813 MHz
20 40 204.688 204.688 156.250 156.250 128.906 MHz
40 40 409.375 409.375 312.500 350.000 257.813 MHz
40 80 204.688 204.688 156.250 175.000 128.906 MHz
80 80 409.375 352.625 322.313 352.625 156.250 MHz
80 160 204.688 176.313 161.156 176.313 78.125 MHz
FRXIN2 RXUSRCLK2 7 最大周波数 16 16 511.719 511.719 390.625 390.625 322.266 MHz
16 32 255.859 255.859 195.313 195.313 161.133 MHz
32 32 511.719 511.719 390.625 390.625 322.266 MHz
32 64 255.859 255.859 195.313 195.313 161.133 MHz
64 64 511.719 440.781 402.891 402.832 195.313 MHz
64 128 255.859 220.391 201.445 201.416 97.656 MHz
20 20 409.375 409.375 312.500 312.500 257.813 MHz
20 40 204.688 204.688 156.250 156.250 128.906 MHz
40 40 409.375 409.375 312.500 350.000 257.813 MHz
40 80 204.688 204.688 156.250 175.000 128.906 MHz
80 80 409.375 352.625 322.313 352.625 156.250 MHz
80 160 204.688 176.313 161.156 176.313 78.125 MHz
  1. クロックは、 『UltraScale アーキテクチャ GTY トランシーバー ユーザー ガイド』 (UG578) に記載の方法でインプリメントする必要があります。
  2. スピード グレード -3E、-2E、および -2I の場合、16 ビットと 20 ビットのデータパスは 8.1875Gb/s 未満のライン レートでしか使用できません。
  3. スピード グレード -2LE の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 8.1875Gb/s 未満、または VCCINT = 0.72V のとき 6.25Gb/s 未満のライン レートでしか使用できません。
  4. スピード グレード -1E、-1I、-1Q、および -1M の場合、16 ビットおよび 20 ビットの内部データパスは 6.25Gb/s 未満のライン レートでしか使用できません。
  5. スピード グレード -1LI の場合、16 ビットおよび 20 ビットの内部データパスは、VCCINT = 0.85V のとき 6.25Gb/s 未満、または VCCINT = 0.72V のとき 5.15625Gb/s 未満のライン レートでしか使用できません。
  6. スピード グレード -1E、-1I、-1Q、および -1M の場合、6.25Gb/s 超のライン レートで使用できるのは 64 ビットまたは 80 ビットの内部データパスのみです。
  7. ギアボックスを使用する場合、これらの最大値は XCLK を基準とします。詳細は、 『UltraScale アーキテクチャ GTY トランシーバー ユーザー ガイド』 (UG578) の表「TX 非同期ギアボックスで有効なデータ幅の組み合わせ」を参照してください。
表 7. GTY トランシーバーのトランスミッターのスイッチ特性
シンボル 説明 条件 最小 標準 最大 単位
FGTYTX シリアル データ レート範囲 0.500 – FGTYMAX Gb/s
TRTX TX 立ち上がり時間 20%–80% – 21 – ps
TFTX TX 立ち下がり時間 80%–20% – 21 – ps
TLLSKEW TX Lane-to-Lane スキュー 1 – — 500.00 ps
TJ32.75 総ジッター 2、4 32.75Gb/s – — 0.35 UI
DJ32.75 確定的なジッター 2、4 – — 0.19 UI
TJ28.21 総ジッター 2、4 28.21Gb/s – — 0.28 UI
DJ28.21 確定的なジッター 2、4 – — 0.17 UI
TJ16.375 総ジッター 2、4 16.375Gb/s – — 0.28 UI
DJ16.375 確定的なジッター 2、4 – — 0.17 UI
TJ15.0 総ジッター 2、4 15.0Gb/s – — 0.28 UI
DJ15.0 確定的なジッター 2、4 – — 0.17 UI
TJ14.1 総ジッター 2、4 14.1Gb/s – — 0.28 UI
DJ14.1 確定的なジッター 2、4 – — 0.17 UI
TJ14.1 総ジッター 2、4 14.025Gb/s – — 0.28 UI
DJ14.1 確定的なジッター 2、4 – — 0.17 UI
TJ13.1 総ジッター 2、4 13.1Gb/s – — 0.28 UI
DJ13.1 確定的なジッター 2、4 – — 0.17 UI
TJ12.5_QPLL 総ジッター 2、4 12.5Gb/s – — 0.28 UI
DJ12.5_QPLL 確定的なジッター 2、4 – — 0.17 UI
TJ12.5_CPLL 総ジッター 3、4 12.5Gb/s – — 0.33 UI
DJ12.5_CPLL 確定的なジッター 3、4 – — 0.17 UI
TJ11.3_QPLL 総ジッター 2、4 11.3Gb/s – — 0.28 UI
DJ11.3_QPLL 確定的なジッター 2、4 – — 0.17 UI
TJ10.3125_QPLL 総ジッター 2、4 10.3125Gb/s – — 0.28 UI
DJ10.3125_QPLL 確定的なジッター 2、4 – — 0.17 UI
TJ10.3125_CPLL 総ジッター 3、4 10.3125Gb/s – — 0.33 UI
DJ10.3125_CPLL 確定的なジッター 3、4 – — 0.17 UI
TJ9.953_QPLL 総ジッター 2、4 9.953Gb/s – — 0.28 UI
DJ9.953_QPLL 確定的なジッター 2、4 – — 0.17 UI
TJ9.953_CPLL 総ジッター 3、4 9.953Gb/s – — 0.33 UI
DJ9.953_CPLL 確定的なジッター 3、4 – — 0.17 UI
TJ8.0 総ジッター 3、4 8.0Gb/s – — 0.32 UI
DJ8.0 確定的なジッター 3、4 – — 0.17 UI
TJ6.6 総ジッター 3、4 6.6Gb/s – — 0.30 UI
DJ6.6 確定的なジッター 3、4 – — 0.15 UI
TJ5.0 総ジッター 3、4 5.0Gb/s – — 0.30 UI
DJ5.0 確定的なジッター 3、4 – — 0.15 UI
TJ4.25 総ジッター 3、4 4.25Gb/s – — 0.30 UI
DJ4.25 確定的なジッター 3、4 – — 0.15 UI
TJ3.20 総ジッター 3、4 3.20Gb/s 5 – — 0.20 UI
DJ3.20 確定的なジッター 3、4 – — 0.10 UI
TJ2.5 総ジッター 3、4 2.5Gb/s 6 – — 0.20 UI
DJ2.5 確定的なジッター 3、4 – — 0.10 UI
TJ1.25 総ジッター 3、4 1.25Gb/s 7 – — 0.15 UI
DJ1.25 確定的なジッター 3、4 – — 0.06 UI
TJ500 総ジッター 3、4 500Mb/s 8 – — 0.10 UI
DJ500 確定的なジッター 3、4 – — 0.03 UI
  1. 最大 4 個の連続した、最大ライン レートのトランスミッター (1 つの GTY クワッドにあるものすべて) を有効にして TX 位相アライメントを設定し、同じ REFCLK 入力を使用した場合の値です。
  2. QPLL_FBDIV = 40 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。
  3. CPLL_FBDIV = 2 かつ内部データ幅が 20 ビットの場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。
  4. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。
  5. CPLL 周波数 3.2GHz、TXOUT_DIV = 2 を使用した場合の値です。
  6. CPLL 周波数 2.5GHz、TXOUT_DIV = 2 を使用した場合の値です。
  7. CPLL 周波数 2.5GHz、TXOUT_DIV = 4 を使用した場合の値です。
  8. CPLL 周波数 2.0GHz、TXOUT_DIV = 8 を使用した場合の値です。
表 8. GTY トランシーバーのレシーバーのスイッチ特性
シンボル 説明 条件 最小 標準 最大 単位
FGTYRX シリアル データ レート 0.500 – FGTYMAX Gb/s
RXSST レシーバー スペクトラム拡散のトラッキング 1 33kHz で変調 -5000 – 0 ppm
RXRL ラン レングス (CID) – — 256 UI
RXPPMTOL データ/REFCLK PPM オフセット耐性 ビット レート ≤ 6.6Gb/s -1250 – 1250 ppm
ビット レート > 6.6Gb/s および ≤ 8.0Gb/s -700 – 700 ppm
ビット レート > 8.0Gb/s -200 – 200 ppm
SJ ジッター耐性 2
JT_SJ32.75 正弦波ジッター (QPLL) 3 32.75Gb/s 0.25 – — UI
JT_SJ28.21 正弦波ジッター (QPLL) 3 28.21Gb/s 0.30 – — UI
JT_SJ16.375 正弦波ジッター (QPLL) 3 16.375Gb/s 0.30 – — UI
JT_SJ15.0 正弦波ジッター (QPLL) 3 15.0Gb/s 0.30 – — UI
JT_SJ14.1 正弦波ジッター (QPLL) 3 14.1Gb/s 0.30 – — UI
JT_SJ13.1 正弦波ジッター (QPLL) 3 13.1Gb/s 0.30 – — UI
JT_SJ12.5 正弦波ジッター (QPLL) 3 12.5Gb/s 0.30 – — UI
JT_SJ11.3 正弦波ジッター (QPLL) 3 11.3Gb/s 0.30 – — UI
JT_SJ10.32_QPLL 正弦波ジッター (QPLL) 3 10.32Gb/s 0.30 – — UI
JT_SJ10.32_CPLL 正弦波ジッター (CPLL) 3 10.32Gb/s 0.30 – — UI
JT_SJ9.953_QPLL 正弦波ジッター (QPLL) 3 9.953Gb/s 0.30 – — UI
JT_SJ9.953_CPLL 正弦波ジッター (CPLL) 3 9.953Gb/s 0.30 – — UI
JT_SJ8.0 正弦波ジッター (CPLL) 3 8.0Gb/s 0.42 – — UI
JT_SJ6.6 正弦波ジッター (CPLL) 3 6.6Gb/s 0.44 – — UI
JT_SJ5.0 正弦波ジッター (CPLL) 3 5.0Gb/s 0.44 – — UI
JT_SJ4.25 正弦波ジッター (CPLL) 3 4.25Gb/s 0.44 – — UI
JT_SJ3.2 正弦波ジッター (CPLL) 3 3.2Gb/s 4 0.45 – — UI
JT_SJ2.5 正弦波ジッター (CPLL) 3 2.5Gb/s 5 0.30 – — UI
JT_SJ1.25 正弦波ジッター (CPLL) 3 1.25Gb/s 6 0.30 – — UI
JT_SJ500 正弦波ジッター (CPLL) 3 500Mb/s 7 0.30 – — UI
負荷がある場合の SJ ジッター耐性 2
JT_TJSE3.2 負荷がある場合の総ジッター 8 3.2Gb/s 0.70 – — UI
JT_TJSE6.6 6.6Gb/s 0.70 – — UI
JT_SJSE3.2 負荷がある場合の正弦波ジッター 8 3.2Gb/s 0.10 – — UI
JT_SJSE6.6 6.6Gb/s 0.10 – — UI
  1. RXOUT_DIV = 1、2、および 4 を使用する場合の値です。
  2. すべてのジッター値は、BER (Bit Error Ratio) が 10–12 の場合に基づいています。
  3. 挿入した正弦波ジッターの周波数は 80MHz です。
  4. CPLL 周波数 3.2GHz、RXOUT_DIV = 2 を使用した場合の値です。
  5. CPLL 周波数 2.5GHz、RXOUT_DIV = 2 を使用した場合の値です。
  6. CPLL 周波数 2.5GHz、RXOUT_DIV = 4 を使用した場合の値です。
  7. CPLL 周波数 2.0GHz、RXOUT_DIV = 8 を使用した場合の値です。
  8. RX イコライザーが有効の場合の複合ジッターです。DFE は無効です。