LVDS DC 仕様 (LVDS)

Zynq UltraScale+ RFSoC データシート: DC 特性および AC スイッチ特性 (DS926)

Document ID
DS926
Release Date
2023-05-16
Revision
1.12 日本語

LVDS 規格は HP I/O バンクでのみ使用可能です。詳細は、 『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド 』 (UG571) を参照してください。

表 1. LVDS DC 仕様
シンボル DC パラメーター 条件 最小 標準 最大 単位
VCCO 1 電源電圧 1.710 1.800 1.890 V
VODIFF 2 差動出力電圧:

(Q – Q)、Q = High

(Q – Q)、Q = High

Q 信号と Q 信号間で RT = 100Ω 247 350 454 mV
VOCM 2 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.000 1.250 1.425 V
VIDIFF 3 差動入力電圧:

(Q – Q)、Q = High

(Q – Q)、Q = High

100 350 600 3 mV
VICM_DC 4 入力同相電圧 (DC カップリング) 0.300 1.200 1.425 V
VICM_AC 5 入力同相電圧 (AC カップリング) 0.600 1.100 V
  1. HP I/O バンクでは、LVDS を入力専用で使用している場合、内部差動終端を使用していない限り、VCCO が指定されたレベルとは異なるバンクにこれを配置できます。この場合、入力ピンの電圧レベルが「推奨動作条件」 (表 1) に記載されている VIN I/O ピン電圧値から外れないよう VCCO を選択する必要があります。
  2. VOCM と VODIFF の値は LVDS_PRE_EMPHASIS = FALSE の場合のものです。
  3. VIDIFF の最大値は VICM 仕様の最大値に対して指定されています。推奨動作条件および VIN のオーバーシュート/アンダーシュート仕様を満たしている場合に限り、より低い VICM に対してより高い VDIFF が許容されます。
  4. DC カップルされた構成の場合の入力同相電圧です。EQUALIZATION = EQ_NONE (デフォルト) です。
  5. AC カップルされた構成の場合の外部入力同相電圧です。EQUALIZATION = EQ_LEVEL0、EQ_LEVEL1、EQ_LEVEL2、EQ_LEVEL3、EQ_LEVEL4 です。