RF コンバーターのクロッキング特性

Zynq UltraScale+ RFSoC データシート: DC 特性および AC スイッチ特性 (DS926)
Document ID
DS926
Release Date
2023-05-16
Revision
1.12 日本語
表 1. ZU2xDR デバイスの RF コンバーターのクロッキング特性
シンボル パラメーター コメント/条件 最小 標準 1 最大 単位
FIN タイル クロックの周波数範囲 PLL が使用される場合、FREF 範囲の制限が適用されます。PLL がバイパスされる場合、FS 範囲の制限が適用されます。 102.40625 – 6554 MHz
R 2 周波数入力の分周比

可能な値は、1、2、3、4

内部 PLL 使用時のみ利用可能

 1 1 1  
FREF 基準入力周波数

FREF = FIN/R

 オンチップ PLL をアクティブ 102.40625 – 615 MHz
FS 入力サンプル周波数 PLL バイパス、クワッド ADC タイル構成 500 – 2058 MHz
PLL バイパス、デュアル ADC タイル構成 1000 – 4096 MHz
PLL をバイパス、DAC 500 – 6554 MHz
VIN 入力クロック範囲 3 100Ω 差動オンダイ終端への入力 0.9 – 1.8 VPPD
RODT 入力抵抗

オンダイ差動終端 4

95 100 110 Ω
α 入力デューティ サイクル 48 – 52 %
FOUT FPLL 出力 PLL 出力周波数範囲 5 500 – 6554 MHz
Sync チャネル間の同期遅延スキュー 単一デバイスでマルチ タイプ同期 (MTS) 機能を使用 -1 0 1 1/FS
PN 6 位相ノイズ 7 オフセット = 100kHz – -127 -121.2 dBc/Hz
オフセット = 1MHz – -130 -127.3 dBc/Hz
オフセット = 2.5MHz – -136 -132.6 dBc/Hz
オフセット = 10MHz – -146 -142.7 dBc/Hz
RS 8 基準スプリアス – -70 – dBc
RHS 8 基準高調波スプリアス キャリアからのオフセット <800MHz – -70 – dBc
キャリアからのオフセット >800MHz – -80 – dBc
  1. 標準値は、標準電圧および Tj =40°C の条件で指定されています。
  2. R=1 のみ特性評価されています。
  3. ピーク ツー ピークの最大入力電圧は VADC_AVCCAUX です。この入力では、AC カップリング モードのみサポートされます。
  4. 入力特性の詳細は、S パラメーター ファイルの情報を確認してください。
  5. 内部 PLL は、出力範囲の改善されたオシレーター パフォーマンスをサポートするために、整数基準分周器 (R)、整数フィードバック分周器、整数出力分周器を使用します。
  6. 位相ノイズ仕様には、分周比として 1 を使用する 245.760MHz の基準周波数とその十分なジッター パフォーマンス (Crystek Microwave 社の CRBSCS-01-245.760 と同等またそれ以上) が求められます。
  7. 1GHz キャリアに正規化されています。
  8. すべての RF-DAC/RF-ADC で同じ基準周波数を使用していることを前提としています。基準スプリアス レベルは 1GHz キャリアに正規化されています。基準スプリアスは FOUT ± N x FREF で求められます。ここで、RS の場合 N = 1、RHS の場合は N は 1 よりも大きい整数です。
表 2. ZU39DR デバイスの RF コンバーターのクロッキング特性
シンボル パラメーター コメント/条件 最小 標準 1 最大 単位
FIN タイル クロックの周波数範囲 PLL が使用される場合、FREF 範囲の制限が適用されます。PLL がバイパスされる場合、FS 範囲の制限が適用されます。 102.40625 – 6554 MHz
R 2 周波数入力の分周比

可能な値は、1、2、3、4

内部 PLL 使用時のみ利用可能

 1 1 1  
FREF 基準入力周波数

FREF = FIN/R

 オンチップ PLL をアクティブ 102.40625 – 615 MHz
FS 入力サンプル周波数 PLL バイパス、クワッド ADC タイル構成 500 – 2220 MHz
PLL をバイパス、DAC 500 – 6554 MHz
VIN 入力クロック範囲 3 100Ω 差動オンダイ終端への入力 0.9 – 1.8 VPPD
α 入力デューティ サイクル 48 – 52 %
FOUT FPLL 出力 PLL 出力周波数範囲 4 500 – 6554 MHz
Sync チャネル間の同期遅延スキュー 単一デバイスでマルチ タイプ同期 (MTS) 機能を使用 -1 0 1 1/FS
PN 5 位相ノイズ 6 オフセット = 100kHz – -127 -121.2 dBc/Hz
オフセット = 1MHz – -130 -127.3 dBc/Hz
オフセット = 2.5MHz – -136 -132.6 dBc/Hz
オフセット = 10MHz – -146 -142.7 dBc/Hz
RS 7 基準スプリアス – -70 – dBc
RHS 7 基準高調波スプリアス キャリアからのオフセット <800MHz – -70 – dBc
キャリアからのオフセット >800MHz – -80 – dBc
  1. 標準値は、標準電圧および Tj =40°C の条件で指定されています。
  2. R=1 のみ特性評価されています。
  3. ピーク ツー ピークの最大入力電圧は VADC_AVCCAUX です。この入力では、AC カップリング モードのみサポートされます。
  4. 内部 PLL は、出力範囲の改善されたオシレーター パフォーマンスをサポートするために、整数基準分周器 (R)、整数フィードバック分周器、整数出力分周器を使用します。
  5. 位相ノイズ仕様には、分周比として 1 を使用する 245.760MHz の基準周波数とその十分なジッター パフォーマンス (Crystek Microwave 社の CRBSCS-01-245.760 と同等またそれ以上) が求められます。
  6. 1GHz キャリアに正規化されています。
  7. すべての RF-DAC/RF-ADC で同じ基準周波数を使用していることを前提としています。基準スプリアス レベルは 1GHz キャリアに正規化されています。基準スプリアスは FOUT ± N x FREF で求められます。ここで、RS の場合 N = 1、RHS の場合は N は 1 よりも大きい整数です。
表 3. ZU4xDR デバイスの RF コンバーターのクロッキング特性
シンボル パラメーター コメント/条件 最小 標準 1 最大 単位
FIN 2 タイル クロックの周波数範囲 PLL が使用される場合、FREF 範囲の制限が適用されます。PLL がバイパスされる場合、FS 範囲の制限が適用されます。 102.40625 – 10000 MHz
R 3 周波数入力の分周比

可能な値は、1、2、3、4

内部 PLL 使用時のみ利用可能

 1 1 1  
FREF 基準入力周波数

FREF = FIN/R

 オンチップ PLL をアクティブ 102.40625 – 615 MHz
FS 入力サンプル周波数 PLL バイパス、クワッド ADC タイル構成 500 – 2500 MHz
PLL バイパス、デュアル ADC タイル構成 500 – 5000 MHz
PLL をバイパス、DAC 500 – 10000 MHz
VIN 入力クロック範囲 4 100Ω 差動オンダイ終端への入力 0.9 – 2.8 VPPD
α 入力デューティ サイクル 48 – 52 %
SR 入力クロック スルー レート 4 – – V/ns
FOUT FPLL 出力 RF-ADC PLL 出力周波数範囲 5 500 – 5000 MHz
RF-DAC PLL 出力低周波数範囲 5 500 – 6882 MHz
RF-DAC PLL 高出力周波数範囲 5 7863 – 10000 MHz
Sync チャネル間の同期遅延スキュー 単一デバイスでマルチ タイプ同期 (MTS) 機能を使用 -1 0 1 1/FS
RX Sync 6 単一デバイスの RFADC タイル グループにおけるチャネル間の同期遅延スキュー MTS 機能および ADC グループの中央タイルからのクロック転送を使用する場合 (外部 T1 クロックまたは RF-PLL 出力 T1 クロックのいずれかを使用) -10 0 10 ps
TX Sync 6 単一デバイスの RFADC タイル グループにおけるチャネル間の同期遅延スキュー MTS 機能および DAC グループの中央タイルからのクロック転送を使用する場合 (外部 T1 クロックまたは RF-PLL 出力 T1 クロックのいずれかを使用) -10 0 10 ps
PN_ADC 7 RF-ADC 8 の位相ノイズ オフセット = 100kHz – -127.0 -124.1 dBc/Hz
オフセット = 1MHz – -130.7 -128.1 dBc/Hz
オフセット = 2.5MHz – -136.0 -135.3 dBc/Hz
オフセット = 10MHz – -148.1 -143.2 dBc/Hz
PN_DAC 7 RF-DAC 8 の位相ノイズ オフセット = 100kHz – -126.0 -121.7 dBc/Hz
オフセット = 1MHz – -130.7 -128.0 dBc/Hz
オフセット = 2.5MHz – -135.8 -135.3 dBc/Hz
オフセット = 10MHz – -147.3 -144.2 dBc/Hz
RS 9 基準スプリアス – -70 – dBc
RHS 9 基準高調波スプリアス キャリアからのオフセット <800MHz – -70 – dBc
キャリアからのオフセット >800MHz – -80 – dBc
  1. 標準値は、標準電圧および Tj =40°C の条件で指定されています。
  2. 外部フル レート クロッキングは、外部クロック ソースからのベスト ケースで達成可能な P/N スキューを前提としています。DAC の最大サンプル レートおよび外部クロック スキューの不均衡による影響の詳細は、 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイド』 (UG583) を参照してください。
  3. R=1 のみ特性評価されています。
  4. VDAC_AVCCAUX 電源電圧または VADC_AVCCAUX 電源電圧が適用される前に入力クロックを印加しないでください。この入力では、AC カップリング モードのみサポートされます。
  5. 内部 PLL は、出力範囲の改善されたオシレーター パフォーマンスをサポートするために、整数基準分周器 (R)、整数フィードバック分周器、整数出力分周器を使用します。内部 PLL は、DAC タイルの低周波数と高周波間の範囲のキャリアを提供しません。
  6. サンプリング クロックは、オンチップの RF-PLL をソースとするか、またはグループにクロックを供給している中央タイルからの外部直接アクセスを使用できます。
  7. 位相ノイズ仕様には、分周比として 1 を使用する 245.760MHz の基準周波数とその十分なジッター パフォーマンス (Rohde and Schwarz 社の SMB100A、RF/マイクロ波信号発生器と同等またそれ以上) が求められます。
  8. 1GHz キャリアに正規化されています。
  9. すべての RF-DAC/RF-ADC で同じ基準周波数を使用していることを前提としています。基準スプリアス レベルは 1GHz キャリアに正規化されています。基準スプリアスは FOUT ± N x FREF で求められます。ここで、RS の場合 N = 1、RHS の場合は N は 1 よりも大きい整数です。基準周波数が複数の PLL に分散されている場合、仕様値は 3dB 低くなります。
表 4. ZU6xDR デバイスの RF コンバーターのクロッキング特性
シンボル パラメーター コメント/条件 最小 標準 1 最大 単位
FIN 2 タイル クロックの周波数範囲 PLL が使用される場合、FREF 範囲の制限が適用されます。PLL がバイパスされる場合、FS 範囲の制限が適用されます。 102.40625 – 10000 MHz
R 3 周波数入力の分周比

可能な値は、1、2、3、4

内部 PLL 使用時のみ利用可能

 1 1 1  
FREF 基準入力周波数

FREF = FIN/R

 オンチップ PLL をアクティブ 102.40625 – 615 MHz
FS 入力サンプル周波数 PLL バイパス、クワッド ADC タイル構成 500 – 2950 MHz
PLL バイパス、デュアル ADC タイル構成 500 – 5900 MHz
PLL をバイパス、DAC 500 – 10000 MHz
VIN 入力クロック範囲 4 100Ω 差動オンダイ終端への入力 0.9 – 2.8 VPPD
α 入力デューティ サイクル 48 – 52 %
SR 入力クロック スルー レート 4 – – V/ns
FOUT FPLL 出力 RF-ADC PLL 出力周波数範囲 5 500 – 5900 MHz
RF-DAC PLL 出力低周波数範囲 5 500 – 6882 MHz
RF-DAC PLL 高出力周波数範囲 5 7863 – 10000 MHz
Sync チャネル間の同期遅延スキュー 単一デバイスでマルチ タイプ同期 (MTS) 機能を使用 -1 0 1 1/FS
RX Sync 6 単一デバイスの RFADC タイル グループにおけるチャネル間の同期遅延スキュー MTS 機能および ADC グループの (タイル 0、1、2 のうち) タイル 1 からのクロック転送を使用する場合 (外部 T1 クロックまたは RF-PLL 出力 T1 クロックのいずれかを使用) -10 0 10 ps
TX Sync 6 単一デバイスの RFADC タイル グループにおけるチャネル間の同期遅延スキュー MTS 機能および DAC グループの (タイル 0、1 のうち) タイル 1 からのクロック転送を使用する場合 (外部 T1 クロックまたは RF-PLL 出力 T1 クロックのいずれかを使用) -10 0 10 ps
PN_ADC 7 RF-ADC 8 の位相ノイズ オフセット = 100kHz – -127.0 -124.1 dBc/Hz
オフセット = 1MHz – -130.7 -128.1 dBc/Hz
オフセット = 2.5MHz – -136.0 -135.3 dBc/Hz
オフセット = 10MHz – -148.1 -143.2 dBc/Hz
PN_DAC 7 RF-DAC 8 の位相ノイズ オフセット = 100kHz – -126.0 -121.7 dBc/Hz
オフセット = 1MHz – -130.7 -128.0 dBc/Hz
オフセット = 2.5MHz – -135.8 -135.3 dBc/Hz
オフセット = 10MHz – -147.3 -144.2 dBc/Hz
RS 9 基準スプリアス – -70 – dBc
RHS 9 基準高調波スプリアス キャリアからのオフセット <800MHz – -70 – dBc
キャリアからのオフセット >800MHz – -80 – dBc
  1. 標準値は、標準電圧および Tj =40°C の条件で指定されています。
  2. 外部フル レート クロッキングは、外部クロック ソースからのベスト ケースで達成可能な P/N スキューを前提としています。DAC の最大サンプル レートおよび外部クロック スキューの不均衡による影響の詳細は、 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイド』 (UG583) を参照してください。
  3. R=1 のみ特性評価されています。
  4. VDAC_AVCCAUX 電源電圧または VADC_AVCCAUX 電源電圧が適用される前に入力クロックを印加しないでください。この入力では、AC カップリング モードのみサポートされます。
  5. 内部 PLL は、出力範囲の改善されたオシレーター パフォーマンスをサポートするために、整数基準分周器 (R)、整数フィードバック分周器、整数出力分周器を使用します。内部 PLL は、DAC タイルの低周波数と高周波間の範囲のキャリアを提供しません。
  6. サンプリング クロックは、オンチップの RF-PLL をソースとするか、または直接外部アクセスを使用できます。
  7. 位相ノイズ仕様には、分周比として 1 を使用する 245.760MHz の基準周波数とその十分なジッター パフォーマンス (Rohde and Schwarz 社の SMB100A、RF/マイクロ波信号発生器と同等またそれ以上) が求められます。
  8. 1GHz キャリアに正規化されています。
  9. すべての RF-DAC/RF-ADC で同じ基準周波数を使用していることを前提としています。基準スプリアス レベルは 1GHz キャリアに正規化されています。基準スプリアスは FOUT ± N x FREF で求められます。ここで、RS の場合 N = 1、RHS の場合は N は 1 よりも大きい整数です。基準周波数が複数の PLL に分散されている場合、仕様値は 3dB 低くなります。
表 5. Analog_SYSREF のクロッキング特性
シンボル パラメーター コメント/条件 最小 標準 最大 単位
VIN 入力範囲 100Ω 差動オンダイ終端への入力 0.4 – 3.6 VPPD
ジッター SYSREF ジッター 100Hz ~ 20MHz の RMS ジッター – – 1 ps
FSYSREF SYSREF 周波数   0.4 – 10 MHz
スルー レート 入力クロック スルー レート 20% ～ 80% 2 – – V/ns
パルス幅 入力クロック パルス幅   50 – – ns
DC カップリングの入力パラメーター
VIH 入力 High   0.2 – 1.8 V
VCM 同相電圧   0.1 – 1.7 V
VIL 入力 Low   0 – 1.6 V