日付 | バージョン | 内容 |
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2023 年 5 月 16 日 | 1.12 |
表 1、表 1、および 表 1 の Vivado Design Suite 2023.1 v1.30 とその他該当セクションに XCZU63DR および XCZU64DR デバイスを追加。 表 1 および 表 2 に Quad-SPI フィードバック クロック MIO[6] ピンついての注記を追加。 PCI Express デザイン用統合インターフェイス ブロック の説明箇所を更新。 |
2022 年 11 月 30 日 | 1.11 |
PS の電源投入/切断シーケンス から電源投入時に I/O をトライステートにするという記載を削除。 表 1 に記載の Production 仕様 スピード 仕様を Vivado Design Suite 2021.2.2 から 2022.1 に更新。 表 3 に記載の LPDDR4 DRAM のタイプをダイからランクに変更。 表 1 の PCIe プロトコルを Gen1、2、3、4 に更新。 |
2022 年 4 月 6 日 | 1.10 |
サポートする VCCINT 電圧が 1 つだけの低電力デバイについての記載を更新 (概要)。 表 1 に、最大入力は、両方の ADC 電源が存在する場合にのみ有効であるという注記 11 を追加。 表 1、表 1、および 表 1 の Vivado Design Suite 2021.2.2 v1.30 とその他該当セクションに XCZU65DR、および XCZU67DR デバイスを追加。 表 4 のサンプリング レート条件に -1M を追加。 表 5、表 6、表 10、および 表 11 の RF-ADC サンプリング レートについての注記を更新。 表 3 および 表 4 の VIN のサンプリング レート条件および注記 3 を更新。 表 6 の HD3 および IM3 パラメーター値を更新。表 11 の IM3 パラメーター値を更新。表 8 の SFDR パラメーター値を更新。 |
2022 年 1 月 6 日 | 1.9 |
表 1、表 1、および 表 1 の Vivado Design Suite 2021.2.1 v1.29 とその他該当セクションに XCZU42DR、XCZU65DR、および XCZU67DR デバイスを追加。 利用可能なスピード グレードおよび動作電圧 の説明箇所を更新。表 1 に注記 1 を追加。 内部 VREF、差動終端、温度ダイオード (理想係数と直列抵抗) の仕様記載位置を変更 (表 1)。 注記 9 (LPDDR3 クワッド ダイ パッケージのデバイスはサポートされていません) を 表 3 に追加。 表 3 に RX Sync および TX Sync パラメーターを追加。 表 3 に、フルスケール レンジおよび ADC 帯域幅についての注記を追加。 表 3 および 表 8 に、ACLR パフォーマンスについての注記を追加。 表 4、表 9、表 7、および 表 8 に HD2 測定についての注記を追加。 表 3 に、出力電流範囲に DC カップリングの列を追加し、VOPの有効範囲についての注記を追加。 表 5 および 表 6 に、1.5dB のディレーティングについての注記を追加。 表 4 の RX sync および TX sync の説明/条件と、注記 6 を更新。 DFE 統合ブロック を追加。 |
2021 年 4 月 6 日 | 1.8 | 表 1 に XQZU4xDR デバイスのパッケージ スキューを追加。表 3 に -2 デバイスの DAC の最大サンプル レート仕様をクロック転送の有無に分けて追加。表 3 の注記 4 を更新。 |
2021 年 4 月 1 日 | 1.7 |
表 1、表 1、および 表 1 の Vivado Design Suite 2020.2 v1.32 とその他該当セクションに XQZU48DR および XQZU49DR デバイスを追加。 0dB での最大減衰に関して、表 3 および 表 8 で値を変更、表 4 および 表 9 では NSD の第 1 ナイキスト ゾーン全体の平均ノイズ スペクトル密度に対して値を変更。表 9 の HD3 および IM3 に E/I と M スピード グレードの行を追加。 表 6 の SFDR に E/I と M スピード グレードの行を追加。 RF-DAC の電気的特性 のサンプル レートの最大値を変更。 |
2020 年 12 月 4 日 | 1.6 |
表 1、表 1、および 表 1 の Vivado Design Suite 2020.2 v1.30 とその他該当セクションに、XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、および XCZU49DR デバイスを追加。 概要 に、デバイス別の電圧を追加。 絶対最大定格 で、システム シンボル名 VRFDC_CLK_IN を更新。 表 5 の IOPLL_TO_FPD 最大周波数のシンボルおよび説明を更新。 PCI Express 用の PS-GTR は共通アーキテクチャでのみサポートされることを記するため、表 5 に 1 を追加。 表 3 の MIPI PHY トランスミッター/レシーバーの性能向上のため、Vivado Design Suite v2019.1.1 以降を使用して設計された XC デバイスの機能を追加。 表 3 の注記 1 を更新。RF-ADC/RF-DAC と PL 間インターフェイスのスイッチ特性セクションを追加。 表 1 で、QPLL0 ライン レート範囲の -1 (VCCINT = 0.85V) 出力分周値 1 について最大ライン レートを増加し、注記 2 および 3 を更新。 統合 RF-ADC ブロック および 統合 RF-DAC ブロック セクションと注記を、40°C の標準値に基づいて再構成。各セクションの標準 反射損失 条件と注記を更新。RF-ADC の電気的特性 セクションの 表 3 記載の同相電圧の説明を更新。RF-ADC パフォーマンス特性 セクションの OIS パラメーターの説明を更新。表 1、表 2、および 表 7 のサンプル レートと注記 1 を更新し、FREF を 250MHz に改訂。 表 5 を追加。 |
2019 年 6 月 5 日 | 1.5 |
XCZU39DR デバイスの -2I (VCCINT = 0.85V) および -2LI (VCCINT = 0.72V) スピード/温度グレードを Vivado Design Suite 2019.1 v1.23 での Production リリースに追加。 Interlaken 用統合インターフェイス ブロック セクションからパッケージ固有の制限を削除。 |
2019 年 4 月 9 日 | 1.4 |
表 1、表 1、および 表 1 で、XQZU21DR および XQZU29DR デバイスの -2I、-1I、-1M、および -1LI スピード/温度グレードを Vivado Design Suite 2018.3 または 2018.3.1 v1.23 での Production リリースに追加。 このバージョンで FFRD1156 および FFRF1760 高耐久性パッケージの XQZU21DR と XQZU29DR のサポートを追加。 表 1 を Vivado Design Suite 2018.3.1 v1.23 に合わせて更新。 表 1、表 1、表 1、表 2、表 3、表 1、表 2、および 表 1 に XQZU21DR と XQZU29DR デバイスを追加。 LVDS コンポーネント モードに関する注記事項を プログラマブル ロジック (PL) のパフォーマンス特性 に追加。 |
2019 年 1 月 4 日 | 1.3 |
表 1、表 1、および 表 1 で、XQZU28DR デバイスの -2I、-1I、-1M、および -1LI スピード/温度グレードを Vivado Design Suite 2018.3 v1.23 での Production リリースに追加。 高信頼性グレードの Tj を 表 1 に、-1M を 表 1 に追加。 表 1、表 1、表 1、表 2、表 3、表 1、表 2、および表 1 に XQZU28DR デバイスを追加。 表 1、Interlaken 用統合インターフェイス ブロックに FFRE1156 および FFRG1517 パッケージを追加。 表 1、表 2、表 3 の注記 3 を更新。表 1 の VIDIFF の説明を更新。表 3 記載のすべての I グレード デバイスの PS DDR 最小データ レートを更新。 表 1 で、電源センサー誤差の Tj 条件を –55°C に変更。表 6 で、スピード グレードについての注記を更新。 表 1 の注記 1 を削除。 表 1、注記 1、注記 2、および 3 から PCI Express Gen4 のサポートを削除。 表 1 に FIN = 3.5GHz の NSD、FIN = 2.4GHz の HD3、FIN = 3.5GHz、–7dBFS および 20MHz デルタでの F1 と F2 の IM3 の M グレードの値を追加。 表 1 に ACLR FC = 3.5GHz の M グレードの値を追加。 表 3 に FC = 240MHz の ACLR、FOUT = 3.5GHz、CW @ –10dBFS の NSD の M グレードの値を追加。 表 1 に MTS 同期仕様を追加。 |
2018 年 8 月 1 日 | 1.2 |
資料全体に、-2LI (VCCINT = 0.72V) スピード/温度グレードの仕様を追加。表 1、表 1、および 表 1 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2018.2.1 v1.21 での Production リリースに更新。 XCZU21DR: -1LI (VCCINT = 0.85V)、-2LI、-1LI (VCCINT = 0.72V) XCZU25DR: -1LI (VCCINT = 0.85V)、-2LI、-1LI (VCCINT = 0.72V) XCZU27DR: -1LI (VCCINT = 0.85V)、-2LI、-1LI (VCCINT = 0.72V) XCZU28DR: -1LI (VCCINT = 0.85V)、-2LI、-1LI (VCCINT = 0.72V) XCZU29DR: -1LI (VCCINT = 0.85V)、-2LI、-1LI (VCCINT = 0.72V) 表 2 に RF-DAC、RF-ADC、および SD-FEC 電源の値を追加。 表 2 に -2LI 仕様の値を追加し、LVDS RX DDR 最大値について注記 4 を追加。 表 5、表 1、表 1、表 1 に -2LI 仕様の値を追加。 表 2 に -2LI を追加。 表 1 に記載の値、322.223 を 322.266 に更新。注記 1 を追加。 表 1 の注記 2 を更新。 表 1 で、パラメーター FIN の説明を更新、分周比 R の最大値を更新、注記 2 を追加、最小 PLL 出力周波数範囲を 500MHz に更新、注記 6 を更新。 表 1 に注記 1 および 2 を追加。 |
2018 年 6 月 18 日 | 1.1 |
絶対最大定格 の RF-ADC、RF-DAC、SD-FEC を更新し、VIN
および VADC_IN
を追加。表 1 の注記 14 を更新。推奨動作条件下での DC 特性 に ADC_REXT
および DAC_REXT
を追加。表 1 の VCCO_PSIO の説明を更新。 PL の電源投入/切断シーケンス電源投入/切断シーケンス に RF-DAC/RF-ADC の電源投入シーケンスに関する情報を追加。 表 1、表 1、および 表 1 で、次のデバイス/スピード/温度グレードを Vivado Design Suite 2018.2 v1.20 での Production リリースに更新。 XCZU21DR: -2E、-2I、-2LE、-1E、-1I (VCCINT = 0.85V)、-2LE (VCCINT = 0.72V) XCZU25DR: -2E、-2I、-2LE、-1E、-1I (VCCINT = 0.85V)、-2LE (VCCINT = 0.72V) XCZU27DR: -2E、-2I、-2LE、-1E、-1I (VCCINT = 0.85V)、-2LE (VCCINT = 0.72V) XCZU28DR: -2E、-2I、-2LE、-1E、-1I (VCCINT = 0.85V)、-2LE (VCCINT = 0.72V) XCZU29DR: -2E、-2I、-2LE、-1E、-1I (VCCINT = 0.85V)、-2LE (VCCINT = 0.72V) 表 1 を追加。 表 1、表 2、表 3、表 1、および 表 2 の仕様を更新。表 1 にパッケージ スキューを追加。 表 1 でスピード グレード -1 (VCCINT = 0.85) FGTYMAX を修正、表 6 に記載の値を修正、注記 7 を追加。 |
2018 年 4 月 9 日 | 1.0 | AMD初版 |