入力/出力遅延のスイッチ特性

Artix UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性 (DS931)
Document ID
DS931
Release Date
2023-12-26
Revision
1.6 日本語
表 1. 入力/出力遅延のスイッチ特性
シンボル 説明 スピード グレードおよび VCCINT 動作電圧 単位
0.85V 0.72V
-2 -1 -1

FREFCLK

IDELAYCTRL の基準クロックの周波数 (コンポーネント モード) 300 ～ 800 MHz
BITSLICE_CONTROL を REFCLK で使用した場合の基準クロックの周波数 (ネイティブ モード、RX_BITSLICE のみ) 300 ～ 800 MHz
BITSLICE_CONTROL を PLL_CLK で使用した場合の基準クロックの周波数 (ネイティブ モード) 1 300 ～ 2666.67 300 ～ 2400 300 ～ 2133 MHz

TMINPER_CLK

IODELAY クロックの最小周期 3.195 3.195 3.195 ns
TMINPER_RST 最小リセット パルス幅 52.00 ns
TIDELAY_RESOLUTION/TODELAY_RESOLUTION IDELAY/ODELAY チェーン精度 2.1 ～ 12 ps
  1. PLL の設定により、許容データ レートの最小値が制限されることがあります。たとえば、CLKOUTPHY_MODE = VCO_HALF と設定した PLL を使用する場合、最小周波数は PLL_FVCOMIN/2 となります。