推奨動作条件下での DC 特性

Artix UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性 (DS931)
Document ID
DS931
Release Date
2023-12-26
Revision
1.6 日本語
表 1. 推奨動作条件下での DC 特性
シンボル 説明 最小 標準 1 最大 単位
VDRINT データを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーション データが失われる可能性がある) 0.68 – – V
VDRAUX データを保持するための VCCAUX 電圧 (この電圧未満では、コンフィギュレーション データが失われる可能性がある) 1.5 – – V
IREF 各ピンの VREF リーク電流 – – 15 µA
IL 各ピンの入力または出力リーク電流 (HD I/O および HP I/O 2 ) (サンプル テスト) – – 15 µA
CIN 3 パッドのダイ入力の容量 (HP I/O) – – 3.1 pF
パッドのダイ入力の容量 (HD I/O) – – 4.75 pF
IRPU VIN = 0V、VCCO = 3.3V の場合のパッド プルアップ (選択した場合) 75 – 190 µA
VIN = 0V、VCCO = 2.5V の場合のパッド プルアップ (選択した場合) 50 – 169 µA
VIN = 0V、VCCO = 1.8V の場合のパッド プルアップ (選択した場合) 60 – 120 µA
VIN = 0V、VCCO = 1.5V の場合のパッド プルアップ (選択した場合) 30 – 120 µA
VIN = 0V、VCCO = 1.2V の場合のパッド プルアップ (選択した場合) 10 – 100 µA
IRPD VIN = 3.3V の場合のパッド プルダウン (選択した場合) 60 – 200 µA
VIN = 1.8V の場合のパッド プルダウン (選択した場合) 29 – 120 µA
ICCADCON パワーアップ状態にある SYSMON 回路のアナログ電源電流 – – 8 mA
ICCADCOFF パワーダウン状態にある SYSMON 回路のアナログ電源電流 – – 1.5 mA
IBATT 4、5 VBATT = 1.89V でのバッテリ電源電流 – – 650 nA
VBATT = 1.20V でのバッテリ電源電流 – – 150 nA
IPFS 6 eFUSE プログラム時の VCCAUX の追加電源電流 – – 115 mA
内部 VREF 50% VCCO VCCO x 0.49 VCCO x 0.50 VCCO x 0.51 V
70% VCCO VCCO x 0.69 VCCO x 0.70 VCCO x 0.71 V
差動終端 HP I/O バンク用のプログラム可能な差動終端 (TERM_100) -35% 100 +35% Ω
n 温度ダイオードの理想係数 – 1.026 – –
r 温度ダイオードの直列抵抗 – 2 – Ω
HP I/O バンクのプログラム可能なキャリブレーション済みオンダイ終端 (DCI) 7 (JEDEC 仕様に従って計測)
R 9 ODT = RTT_40 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 –10% 8 40 +10% 8 Ω
ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 –10% 8 48 +10% 8 Ω
ODT = RTT_60 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 –10% 8 60 +10% 8 Ω
ODT = RTT_40 の場合の VCCO に対するプログラム可能な入力終端 –10% 8 40 +10% 8 Ω
ODT = RTT_48 の場合の VCCO に対するプログラム可能な入力終端 –10% 8 48 +10% 8 Ω
ODT = RTT_60 の場合の VCCO に対するプログラム可能な入力終端 –10% 8 60 +10% 8 Ω
ODT = RTT_120 の場合の VCCO に対するプログラム可能な入力終端 –10% 8 120 +10% 8 Ω
ODT = RTT_240 の場合の VCCO に対するプログラム可能な入力終端 –10% 8 240 +10% 8 Ω
HP I/O バンクのプログラム可能なキャリブレーションなしのオンダイ終端 (JEDEC 仕様に従って計測)
R 9 ODT = RTT_40 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 40 +50% Ω
ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 48 +50% Ω
ODT = RTT_60 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 60 +50% Ω
ODT = RTT_40 の場合の VCCO に対するプログラム可能な入力終端 -50% 40 +50% Ω
ODT = RTT_48 の場合の VCCO に対するプログラム可能な入力終端 -50% 48 +50% Ω
ODT = RTT_60 の場合の VCCO に対するプログラム可能な入力終端 -50% 60 +50% Ω
ODT = RTT_120 の場合の VCCO に対するプログラム可能な入力終端 -50% 120 +50% Ω
ODT = RTT_240 の場合の VCCO に対するプログラム可能な入力終端 -50% 240 +50% Ω
HD I/O バンクのプログラム可能なキャリブレーションなしのオンダイ終端 (JEDEC 仕様に従って計測)
R 9 ODT = RTT_48 の場合の VCCO/2 に対するプログラム可能な入力終端のテブナン等価抵抗 -50% 48 +50% Ω
  1. 標準値は、標準電圧および 25°C の条件で指定されています。
  2. 1.8V の VCCO および別々の VCCO と VCCAUX_IO 電源を備えた HP I/O バンクでは、IL 最大電流は 70µA となります。
  3. ここで示した計測結果はパッドのダイ容量であり、パッケージは含まれません。
  4. 最大値は、25°C のワースト ケースで指定されています。
  5. IBATT はバックアップ バッテリ付きの RAM (BBRAM) が有効な状態で計測されています。
  6. コンフィギュレーション、コンフィギュレーション リードバック、またはリードバック CRC がアクティブな場合を含む、デバイスのコンフィギュレーション中は eFUSE をプログラムしないでください。
  7. VRP の許容抵抗は (240Ω ±1%) です。
  8. VRP が別のバンクにある場合 (DCI カスケード)、範囲は ±15% に拡大します。
  9. オンダイ入力終端抵抗の詳細は、 『UltraScale アークテクチャ SelectIO リソース ユーザー ガイド』 (UG571) を参照してください。