100MHz (超) から最大 150MHz で動作する Quad-SPI デバイスのクロック周波数。ループバック有効。
3
|
FQSPI_CLK
|
Quad-SPI デバイスのクロック周波数 |
100 |
150 |
MHz |
FQSPI_REFCLK
4
|
Quad-SPI の基準クロック周波数 |
2 × FQSPI_CLK
|
MHz |
TQSPIDCK
|
セットアップ タイム、全入力 |
0.77 |
– |
ns |
TQSPICKD
|
ホールド タイム、全入力 |
1.0 |
– |
ns |
TQSPICKO
|
Clock-to-Output 遅延、全出力 |
2.9 |
4.5 |
ns |
TQSPICSCLK
5
|
チップ セレクトのアサートから次のクロック エッジ |
5.0 |
– |
ns |
TQSPICLKCS
|
クロック エッジからチップ セレクトのディアサート |
5.0 |
– |
ns |
TDCQSPICLK
|
Quad-SPI クロックのデューティ サイクル |
45 |
55 |
% |
37.5MHz (超) から最大 100MHz で動作する Quad-SPI デバイスのクロック周波数。ループバック有効。
3
|
FQSPI_CLK
|
Quad-SPI デバイスのクロック周波数 |
37.5 |
100 |
MHz |
FQSPI_REFCLK
4
|
Quad-SPI の基準クロック周波数 |
2 × FQSPI_CLK
|
MHz |
TQSPIDCK
|
セットアップ タイム、全入力 |
2.0 |
– |
ns |
TQSPICKD
|
ホールド タイム、全入力 |
0.0 |
– |
ns |
TQSPICKO
|
Clock-to-Output 遅延、全出力 |
3.2 |
7.8 |
ns |
TQSPICSCLK
5
|
チップ セレクトのアサートから次のクロック エッジ |
5.0 |
– |
ns |
TQSPICLKCS
|
クロック エッジからチップ セレクトのディアサート |
5.0 |
– |
ns |
TDCQSPICLK
|
Quad-SPI クロックのデューティ サイクル |
45 |
55 |
% |
37.5MHz 以下で動作する Quad-SPI デバイスのクロック周波数。ループバック無効。 |
FQSPI_CLK
|
Quad-SPI デバイスのクロック周波数 |
|
37.5 |
MHz |
FQSPI_REFCLK
4
|
Quad-SPI の基準クロック周波数 |
|
300 |
MHz |
TQSPIDCK
|
セットアップ タイム、全入力 |
19.1 |
– |
ns |
TQSPICKD
|
ホールド タイム、全入力 |
0.0 |
– |
ns |
TQSPICKO
|
Clock-to-Output 遅延、全出力 |
5.2 |
21.5 |
ns |
TQSPICSCLK
|
チップ セレクトのアサートから次のクロック エッジ |
9.0 |
– |
ns |
TQSPICLKCS
5
|
クロック エッジからチップ セレクトのディアサート |
9.0 |
– |
ns |
TDCQSPICLK
|
Quad-SPI クロックのデューティ サイクル |
45 |
55 |
% |
- 汎用 Quad-SPI インターフェイスでは、12mA 駆動電流、Fast スルー レート、および 100MHz までの Quad-SPI デバイス クロック周波数では 15pF/30pF 負荷、100MHz を超える Quad-SPI デバイス クロック周波数では 15pF 負荷をテスト条件とし、3.3V と 1.8V でテストしています。
- 30pF 負荷は、QSPI デュアル スタック モードまたは QSPI デュアル パラレル モードに対してのものです。
- Quad-SPI デバイスのクロック周波数が 37.5MHz を超える場合、Quad-SPI ループバック クロック出力 (QSPI_LPBK_CLK) を CIPS (Control, Interfaces, and Processing System) Wizard で有効にし、関連する MIO[6] ピンをボード上で未接続のままにしておく必要があります。
- 37.5MHz を超える Quad-SPI の基準クロック周波数は、Quad-SPI デバイスのクロック周波数の 2 倍にする必要があります。
- TQSPICSCLK は、2 つの基準クロック サイクルがチップ セレクトとクロックの間にプログラムされた場合のみ有効です。
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