<project_name>/<project_name>.srcs/sources_1/ip/ - 3.0 日本語

Synth/<component name>.v|vhd

Vivado デザイン ツールで生成される合成ラッパー

Sim/<component name>.v|vhd

Vivado デザイン ツールで生成されるシミュレーション ラッパー

<component name>.xci

Vivado ツールのプロジェクト固有オプション ファイル。Vivado デザイン ツールへの入力として使用可能

<component name>.vho|veo

VHDL または Verilog インスタンシエーション テンプレート

<component name>_ooc.xdc

IP の独立 (OOC) 制約

COE ファイル

これらのファイルは、サンプル デザインで使用するためのものです。Vivado デザイン ツールで生成した IP を右クリックして [Open Example Design] をクリックすると、サンプル デザインのプロジェクトが作成されます。