送信制御レジスタ (Ping) - 3.0 日本語

AXI Ethernet Lite MAC v3.0 LogiCORE IP 製品ガイド (PG135)

Document ID
PG135
Release Date
2015-11-18
Version
3.0 日本語

Ping バッファーの送信制御レジスタは、32 ビットの読み出し/書き込み可能なレジスタです (この図)。このレジスタは、グローバル割り込み/内部ループバックの有効化、および送信トランザクションの開始に使用します。表: 送信制御レジスタ (0x07FC) に、このレジスタのビット定義を示します。

図 2-8 : 送信制御レジスタ (Ping)

X-Ref Target - Figure 2-8

ds787_07.jpg
表 2-10 : 送信制御レジスタ (0x07FC)

ビット

名前

アクセス

リセット値

説明

31:5

予約

N/A

N/A

予約

4

Loopback (1)

読み出し/
書き込み

0

内部ループバック イネーブル ビット

0 – 内部ループバックが無効
1 – 内部ループバックが有効

3

Interrupt Enable

読み出し/
書き込み

0

送信割り込みイネーブル ビット

0 – 送信割り込みが無効
1 – 送信割り込みが有効

2

予約

N/A

N/A

予約

1

Program

読み出し/
書き込み

0

AXI Ethernet Lite MAC アドレス プログラム ビット
このビットとステータス ビットの両方を 1 にセットすると、コアの新しいイーサネット MAC アドレスが設定されます (イーサネット MAC アドレス 参照)。

0

Status

読み出し/
書き込み

0

送信 Ping バッファー ステータス インジケーター

0 – 送信 Ping バッファーに新しいフレームを格納可能
1 – フレーム転送が進行中。このビットをセットすると、送信トランザクションが開始します。送信が完了すると、このビットは AXI Ethernet Lite MAC コアによってクリアされます。

1.内部ループバックは全二重モードの場合のみサポートされます。このビットへの書き込みは、Vivado IDE で [Enable Internal Loopback] をオンにした場合のみ有効です。