SPI フラッシュ デバイスには、入力クロックのスイッチ特性に関する要件があります。ここでは、システム レベル サンプル デザインによって生成される SPI フラッシュ デバイス用のクロック信号について解析します。この解析を実行するには、ボード レベルのシグナル インテグリティ シミュレーション機能が必要です。
この図 に示したように、SPI フラッシュ デバイスの入力クロックの要件として次のパラメーターが定義されています。
• T clch = SPI バス クロックの最大立ち上がり時間
• T chcl = SPI バス クロックの最大立ち下がり時間
• T cl = SPI バス クロックの最小 Low 時間
• T ch = SPI バス クロックの最小 High 時間
SPI バスの物理的な構成、FPGA の I/O 特性、およびレベル変換器を使用する場合はその I/O 特性により、FPGA から送信される SPI バス クロック信号の立ち上がり時間 (T rise ) と立ち下がり時間 (T fall ) は、SPI フラッシュ デバイスに到達した時点で最大となります。T rise と T fall がそれぞれ T clch と T chcl の要件を満たしていることを検証する必要があります。T clch と T chcl の要件が満たされていない場合、次のような対策をとることができます。
• システム レベル サンプル デザインの SPI バス クロック出力に対する I/O スルー レートを変更する。
• システム レベル サンプル デザインの SPI バス クロック出力に対する I/O 駆動能力を変更する。
• I/O 特性の適したレベル変換器に交換する。
一般に、T clch と T chcl の要件は容易に満たすことができます。これらの要件が存在するのは、システム レベル サンプル デザインで使用しているポイント ツー ポイント方式ではなく、多くの負荷を接続したバスで立ち上がり時間と立ち下がり時間が極端に長くなるのを防ぐためです。
システム レベル サンプル デザインによって生成される SPI バス クロックは、入力クロックを 2 分周したものです。したがって、SPI バス クロックの High および Low 時間は名目上は T clk と同じです。ただし実際の T rise および T fall を考慮して、次の要件も満たす必要があります。
• T clk ≥ T rise + T ch
• T clk ≥ T fall + T cl
例:
• T clch = 33ns (SPI フラッシュのデータシートより)
• T chcl = 33ns (SPI フラッシュのデータシートより)
• T cl = 3.375ns (SPI フラッシュのデータシートより)
• T ch = 3.375ns (SPI フラッシュのデータシートより)
• T rise = 2ns (PCB シミュレーションより)
• T fall = 2ns (PCB シミュレーションより)
これらのデータより、次の解析を実行します。
1. チェック: T clch ≥ T rise であるか。すなわち 33ns ≥ 2ns であるか。Yes
2. チェック: T chcl ≥ T fall であるか。すなわち 33ns ≥ 2ns であるか。Yes
3. 計算: T clk ≥ T rise + T ch より、T clk ≥ 2ns + 3.375ns、すなわち T clk ≥ 5.375ns
4. 計算: T clk ≥ T fall + Tcl より、T clk ≥ 2ns + 3.375ns、すなわち T clk ≥ 5.375ns
立ち上がり時間の要件は満たされています。T clk に対するこれらの要件により、SPI バス クロックの波形およびタイミング バジェットではシステム レベル サンプル デザインの入力クロック サイクル時間が 5.375ns 以上に制限されます。