SPI バス タイミング バジェットのまとめ - 3.1 日本語

UltraScale Architecture Soft Error Mitigation Controller v3.1 LogiCORE IP 製品ガイド (PG187)

Document ID
PG187
Release Date
2019-05-22
Version
3.1 日本語

SPI フラッシュ マスター ヘルパー ブロックと外部メモリ システムが存在する場合、インプリメンテーションの堅牢性を確保するには SPI バス タイミング バジェットを解析する必要があります。この解析結果により、外部メモリ システムが正しく機能することが確認され、システム レベル サンプル デザインの入力クロックの最大周波数に対する制約がわかります。

Kintex UltraScale にインプリメントした SEM IP コアの Vivado Design Suite タイミング レポートで報告されたサンプル データにより、メモリ インターフェイスが正しく機能することが確認されます。メモリ インターフェイスは入力クロック周波数が 110.412MHz 以下でないと動作しないため、T clk に対する最も厳しい要件は T clk ≥ 9.057ns です。ICAP の最大クロック周波数やシステム レベル サンプル デザインの最大クロック周波数など、ほかの入力クロック周波数の制限も考慮する必要があります。