SPI フラッシュ デバイスには、入力クロックを基準とした入力データのスイッチ特性に関する要件があります。
ここでは、システム レベル サンプル デザインから受信したデータを SPI フラッシュ デバイスでキャプチャする場合について解析します。
この図 に示したように、SPI フラッシュ デバイスがデータを正しく取り込むための要件として次のパラメーターが定義されています。
• T dvch = クロックを基準とした SPI フラッシュの最小データ セットアップ時間
• T chdx = クロックを基準とした SPI フラッシュの最小データ ホールド時間
この解析は、最小伝搬遅延を 0 と仮定しています。また、次に示すスキューが無視できるものと仮定しています。
• FPGA 出力フリップフロップへの入力クロック分配のスキュー。
• FPGA 出力フリップフロップから FPGA ピンへの出力信号パスのスキュー。
• PCB レベル変換器のチャネル遅延のスキュー。この条件を満たすには、クロックとデータパスのレベル変換器の遅延が一致していなければなりません。
• PCB トレース セグメント遅延のスキュー。この条件を満たすには、クロックとデータパスのトレース遅延が一致していなけばなりません。
• デューティ サイクルの歪み。
SPI フラッシュ マスター ヘルパー ブロックと PCB のインプリメンテーション パラメーターとして次のパラメーターが定義されています。
• T clk = 入力クロック サイクル時間 ( icap_clk )
• T qfpga = icap_clk を基準とした FPGA 出力遅延
• T w1 = FPGA からレベル変換器までの PCB トレース遅延
• T w2 = レベル変換器から SPI フラッシュまでの PCB トレース遅延
• T dly = レベル変換器のチャネル遅延
この図 に、SPI フラッシュ マスター ヘルパー ブロック インプリメンテーションによって生成されるメモリ システムの信号を示します。
前述の仮定により、クロックとデータパスの遅延はどちらも同じで、PVT (プロセス、電圧、温度) ばらつきの影響も同じです。次の関係が成り立ちます。
• T clk ≥ T dvch
• T clk ≥ T chdx
例:
• T dvch = 1.75ns (SPI フラッシュのデータシートより)
• T chdx = 2ns (SPI フラッシュのデータシートより)
1. 計算: T clk ≥ T dvch 、すなわち T clk ≥ 1.75ns
2. 計算: T clk ≥ T chdx 、すなわち T clk ≥ 2ns
T clk に対するこれらの要件により、SPI バス送信の波形およびタイミング バジェットではシステム レベル サンプル デザインの入力クロック サイクル時間が 2ns 以上に制限されます。